■前スレ
Intelの次世代CPUについて語ろう 38
http://pc11.2ch.net/test/read.cgi/jisaku/1235460118/
■関連スレ
【Penryn】次世代モバイルCPU雑談ｽﾚ 4【Nehalem】
ttp://pc11.2ch.net/test/read.cgi/notepc/1200200003/
Intel uPs Info 4
ttp://pc11.2ch.net/test/read.cgi/mac/1214461149/
次スレは>>950、祭り進行の時は>>850を踏んだら立てる宣言をし、出来ない時は引継ぎ指定をする。
※>>950の踏み逃げが多発しています。スレ立ての意思の無い方は>>950直前の書き込みは控えてください。

華麗に2ゲット

1おつ

>>前996
しかしBloomFieldの場合、根本の消費電力が高すぎてC6ステート起動での削減分を食ってさらに余る状態なわけで
その原因は恐らく、コアの消費電力ではなく、キャッシュやアンコア部の拡張されたバス部なんではないかとみるわけですよ

デスクトップのように、１３０WOK、広大な空間使ってガンガン冷却できるなら別にこんなこといわないんですけど
ノートの場合は容積率とひーとパイプ、ファンの制限がありますからなあ

どんな手段使っても消費電力量と発熱量は一定以下にしないとノートPCに載せがたい物になりますがな

別にi7をノートPCに載せなくてもいいんで。
ノートの使用目的じゃi7なんてオーバースペックもいいとこ。

i7+ノートとかいう意味不明な戯言ってる時点でスルーしとけよ
MACオタや団子は華麗にNGできるのに、なんでこれがスルーできない

BroomFieldにおいてメモリコントローラやバス、チップセット等も含めたUnCoreの部分が
アイドル時に消費電力をかなり食ってるというのはその通りだろうが、
それをCPUが32nm、チップセットが45nmにシュリンクされ、各種バスも削減される
Arrandaleでも同じと見るのはどうなのよ？

>>1　乙

i7ノート(笑)

・3chメモリコントローラ
・チップセットとの接続がQPI
というi7はノートに載せるには消費電力が高い、
だからNehalemアーキテクチャはノートに向かないとか
言っている痛い人はどこ行きました？

36レーンのPCI Express 2.0とかもあるな。

>>7
Bloomfield→LynnfieldでUnCore部が削減されるのは知ってるが
そんなに大幅に変わるとは思えないんだよな

メモリコントローラーを2チャンネルに制限しても電力的には変わらないというのは実験でみたし
それにQPIは、Core i7だと1つしか使ってないぞ？
2つあるうちの1つはペンディングされてる。
それと、i5のPCI-Express x16＋DMIが食う電力とどっちが省電力かという意味では
そんなに変わらなさそうな気がするんだが

だから≒とはいわんまでも、Core i7≧Core i5程度なんではと見てる

>ノートの使用目的じゃi7なんてオーバースペックもいいとこ。
最近はノートPCがデスクトップの領分を次々浸食してるわけですが
ハイエンドCADやゲームが最後の牙城になってるのは事実だがね

NG推奨ID
ID:F9jB+VB3
こいつは何を言っても無駄。クロックが2/3以下であることもがん無視だし。

>>12
全く調査が足りないのにテキトーな事ばっかり言ってるからアホかと言われるんだよ。
45nm LynnField/ClarksFieldはCPU+MC+PCIEを1ダイに統合しているから、QuickPathは使用しない。
QuickPathが無くなる上にPCI Express2.0も36レーンから16レーンに減らされる。
これでそんなに変わらないとまだ主張したいのであればもうどうしようもない。

>>14
しかしそれって希望的観測といわないか？
2チャンネルになったから、QPIがなくなったから、x16が1つだけだから省電力だと
全てが上手くいけばという前提にきてる

X48 とP45がそんなに省電力性能代わらなかったことはなかったことですか

俺はそこまで楽天的にはなれないな。
もしそれでうまくいくなら、なんでPhenom系はノートPCに載ってないんだ、となるわけだし

Xeonの省電力バージョンのデータがどっかに落ちてたら
もう少し詳しく検証はできるんだけど・・・

http://northwood.blog60.fc2.com/blog-entry-2443.html

E6300っていうともう骨董品なのかな
悲しい

X58って65nmアイドルでもかなり熱いのにそれがなくなっても消費電力が変わらないとか、ないわ。アホなんじゃね？

>>15
はいはい、Intelのチップは
メモリコントローラが2/3に減っても、
PCI Expressが4/9に減っても
PCI Expressコントローラが65nmから45nmに縮小しても、
QPIが廃止されても、
CPUの動作クロックが大幅に落ちても、
全く消費電力は減りませんね。そいつはよかった、素晴らしい！

ハハハ

>>19
Intel発表のTDP
i7 130W+X58 24.1W + ICH10 4.5W
i5 95W + ?W(ほぼICH10そのものらしいので、5W前後?)

相当差があるよなぁ・・・。

Nehalem Architectureは動作する電圧の範囲が広く10W〜130Wまでの多種多様な製品を作ることが出来る
このfeatureはMeromのそれを踏襲、或いは拡張したものである
故にNehalem Architectureは様々な市場の需要に適応できるScalableなArchitectureであると言える
By Intel@ISSCC2009


BloomfieldはWS・Server向けに最適化されている
このセグメントでは60W〜130Wという消費電力は特に高いものではない

FSBもなくなるから、FSB分も差がつくので、ノートだと結構効くんじゃないの？

i7ノートまだいたのかw

今度のXeonの発熱は何だ！　ノートユーザーのことも考えて欲しい。

>同社（Intel）は2008年第2四半期だけで（Larrabeeの）調査・開発費用に14億7,000万ドルを投資したが、
>この金額はライバルであるAMDの同四半期における売上高をも超える莫大なものである。

お願いですからGMAにもちょっとリソース割いてくらはい。

424 ：Socket774：2009/04/23(木) 00:58:45 ID:l+FwhsXx
GA-EG45M-UD2Hの新GMAドライバキター!
早速入れてみたら前より状況が悪化した。
インテルのドライバと全く同じ内容なのか、
3Dゲームで画面が真っ白になります。
諦めてシステムの復元をしたら「ようこそ」の画面で動かなくなったよ。
試す人はバックアップを忘れずにね。
試す価値も無いけど。

□複数ID、複数回線で自宅警備と自演に励む古株常連の情報□

自作PC板の過去ログ（旧名　録音）
http://z-temp.hp.infoseek.co.jp/2ch/Prescott699-.html

最悪板
http://mamono.2ch.net/test/read.cgi/tubo/1214474976/

現在はアスペル君（アスペルガー症候群の意）、
MACオタ、あっち糞、ﾀﾞﾌﾟｵ（脱糞男）、GeForce9600GT厨など
多数の名で知られている。

メモコンにしろQPIにしろPCIEにしろ、
低消費電力にしたいなら、無効にすればいいだけだからね。
ただ、コストとか、ノートにクアッドは時期尚早とか、Core2チップセットの在庫とか、
いろいろ絡んでるから、急いで出す必要がないだけでは。

ClarksField、5段階のTurboがあるとはいっても、定格がたかだか2GHz止まりなのは
45nmじゃCPU部の負荷時の消費電力はどうしても大きくなるって事かね。

と、28が申しておりますが
intelが性能限界をぎりぎりまで引き出した製品ってドンだけあるんだよ

クロックがどんだけ伸びようがマーケティングのためにデチューンするんですよ

どっからどう見ても絶望ですね。本当にあり(ry

>>28
はぁ〜？　またi7ノート(笑)？
2.93GHzを2GHzって馬鹿の極みだな…

＞45nmじゃCPU部の負荷時の消費電力はどうしても大きくなるって事かね。

もしそうだとすると、5段階ターボなんかできないと思うんだけどね？

LynnFieldでは5段TurboBoostがあるという話は出てるけど、
ClarksFieldではどうだろうね。
TDP35W内に納めることを考えると、
LynnFieldやBloomFieldみたいに1スレッドだろうと8スレッドだろうと余裕で
最大限発動するって事はなさそうだが、
しかし定格2GHzでTDP35Wが一杯になるかどうかはまだ未知数だな。

Clarksfieldは45Wじゃね？
と思ったらHKEPCの記事だと35Wなんだな。

4/13のfudzillaはこう書いてる
> TDP of quite high 55/45W.
従来の情報そのまま転載してるだけだと思うが
http://images.google.com/images?q=Clarksfield%20TDP

次のCPUはいつ頃出る予定なんでしょうか？
また開発コードを教えてください・・・・・。

>>35
直近だとi5が出るね
i5はLynnfieldで09年Q3かQ4、i3はClarkdaleで10年Q1
i7後継はGulftownで10年Q2

i7ノート（笑）はTurbo Boostの意味もわかってないんだなｗ
あまりに低脳過ぎてフイタｗｗｗ

>>33
35WというのはCPUコアのみで、NB(MC+PCIE(2.0x16+DMIx4)も含めたCPU全体では45W/55Wが正しいかと思う。
NBを10W程度と見積もった場合全体でTDP35WならCPUは25Wしか使えないから、
2GHzで1コア当たり6W強は難しいんじゃないだろうか。
CPUコアで35Wなら1コアあたり9W弱でC2Dでも達成してるし難しい事じゃない。

>>36
ありがとう。

>>37
Turbo boostや各種省電力機能が額面どおりの性能を発揮すればの話だがな
俺もそこは心配だ。オレゴンなだけに。

もう全部オレゴンのせいでいいよ

Core2信者は一生Core2使ってればいいと思うよ

わかった一生プレスコ使う

オレゴンたんはNetBurstですっかり信用失っちゃったからしょうがない。
イスラエルチームがなければ即死だった。

自作初心者です
32nmでは65nmのE6600,45nmのE8400に匹敵する
非常にコストパフォーマンスに優れたCPUが
発売されるのでしょうか？

念のために言っておきますが、私はCore2信者ではありません

>>45
今の所予定無し
Gulftownは10万コース、Clarkは安いだろうけどパフォーマンスはあまり高くなさそう。Lynnの後継はSandyまで無し
Core2でSandyまで待ったら

>オレゴンたんはNetBurstですっかり信用失っちゃったからしょうがない。
>イスラエルチームがなければ即死だった。

禿同。
当初二機チームで交代で開発してたのに、
片方のチーム（のアーキテクチャ）が何故かポシャっちゃって（ついでにチームもどっかいっちゃった）
新規アーキテクチャを開発する時間もなく
しかたなくすでに製品化していた型おくれのアーキテクチャで延命しなければならなかったんだから

イスラエルチームができてきくれて本当に助かったと思ってるよ、オレゴンは

>>46
ClarkはE8600並みのパフォーマンスって話じゃなかったっけ？

ClarksField(45nm QuadCore,Mobile)かClarksdale(32nm DualCore+45nm GMCH,Desktop)かどっちなのか。

×Clarksdale
○Clarkdale
非常に紛らわしい
ClarksFieldがノートでClarkdaleがデスクトップだったりするのも

またi7ノートが来たよｗｗｗ

しかしノートPC側からみたら、ClarksFieldはCore i7をノートに入れるという言葉そのままの脅威といっていいだろうな
いくら省電力フィーチャーを投入してるとは言っても、それが何処まで有効かまだ数字で見れてないのが心配

32nmのArrandaleはコア事態が半分になるから有る程度は期待できると推測できるけど
ClarksFieldは45nmのままなのが…

この人はPowerGatingとかがアクティブ時の電力を押さえる技術だとでも思ってんのかね。

2GHzでノースブリッジ込みでTDP35Wってのはちょっと眉唾だが、
従来からある情報のTDP45Wや55WならC2QやC2Dで達成してるラインで別に無理はないだろォ
どうせニッチだしな、価格的にも。

TurionX2買えって言って欲しいんじゃない？

Lynnfieldって3GHzで95Wくらいだと思うんだが
Clarksfieldはクロック・電圧をLynnfieldの7割くらいに抑えれば（＝2GHz程度）
計算上TDPを35W程度にできると思うんだが。
机上論じゃなくてCore 2 Duoで実証されてきた経験則的に。

AMDがMPサーバCPUでMCMを導入するみたいだけど

Intelが今まで、Tulsa-Tigerton-Dunningtomと
頑なにMCMを使わなかった理由って
歩留まり・期間の短縮・P/wとかの一般的な理由だけなの？

MCMがだめならマルチソケットにすればいいじゃない

>>56
TigertonはMCMのはずだが・・・。

(ﾉ∀`)

アム厨の鑑だなｗ

TigertonはCore 2のダイあたりのL2を二倍に増量しただけの超突貫設計だが
CSI(QPI)が遅延してWhitefieldが消滅したから穴埋めのために短期間で再設計するしかなかったという事情がある。
歩留まりはまあ気にする必要ないんじゃないの。

45nmに限っては2コア殺し版も出てるし

64bit、メモコン内蔵、デュアルコア、MCM…
いずれもAMDが起源ニダと主張し出すのがアムド脳

多少出来が悪くても先に出さないと死んでしまうからねAMDは

Nehalemファミリーの後継ってどんなものになる予定？

Westmereではコアが更に1.5倍になる。あとSSE4.3とでもいうべきAES支援命令・キャリーレス乗算命令が追加される

命令セット拡張に関してはHaswellまでの手の内を明かしてるわけだから
AMDやVIAはしっかりキャッチアップして欲しいものだが

Intel以外はSSE系の命令セットの拡張にはあまり興味なさそうだが

i5(アイゴー)でいいの？

見える…見えるぞ！K10改でコアを増やし続けるAMDの姿が！

AMDはK10コアで8コアMCMの16コアまで増やすね
その先は非X86のアクセラレーター混載らしい

確かにこのマルチコア時代に、1チップ1コア時代の名残の“整数＋浮動小数点＋ベクターユニット
で1パッケージ”ってのを続ける意味は無いしな

EX     LGA1567 8c16t 24M FBD2x4(DDR3x8) QPIx4
EP(i7) LGA1366 4c8t   8M DDR3x3         QPIx2(x1)
i5     LGA1156 4c8t   8M DDR3x2         PCIe+DMI

Nehalemのダイは全部で三種類でおk？

サンディーは来年中に出ますか？

>>70
っ妹の使い魔ではない方のジャスパー

やっと…と言うべきなのか、Core i5の統合グラフィックの性能は悪くないらしいという
噂をTheINQが伝えています。
http://www.theinquirer.net/inquirer/news/992/1051992/intel-caught-graphics-shocker
　　------------------
　　The word from early testing is that Intel's integrated graphics - essentially a G55
　　integrated into the CPU package, not the chipset - are not going to suck this time
　　around.
　　------------------
元々GPU市場では、チップセット統合GPUのおかげで市場シェアNo. 1のIntelですので、
Larrabeeを待たずして、『鬼に金棒』状態になるのかどうか…

グラフィック内蔵はCore i3でしたっけか。

LarrabeeはDigital Enterprise Group主導だがGMAはMobility Groupが主導している
ディスクリート(デスクトップ/サーバー) = Larrabee
チップセット統合(モバイル) = GMA
の並列状態はしばらく続くだろう

後発のLarrabeeが成功したらCoreMAがNetburstを置き換えた逆転現象が立場を変えて起こるはずで
まあ誤答が喜びそうなネタではある

G45相当を悪くないというのか

「G55でもGMA X3000のmicroarchitectureをベースにするかも」という話が
「G55はG45相当」になってしまうのだから不思議
65nmから45nmに製造プロセスが変わるというのに・・・

G965とG35とG45の性能差は再生支援有効時を除けば誤差の範疇だっただろ。明確に改善されてたのは消費電力くらい。
Pen4の630と631でも90nmから65nmになってたけど、変わったのはOC性能と消費電力くらいだっただろ。

>>79
G35からG45は1.5~2倍くらいは改善されている件について

記事全部ざっと読んでみたけど、悪くないというのも、今までと比べたらマシって
レベルの悪くない、だなｗ

シュリンクすればクロックが向上するしSPも増えるから性能はそこそこ伸びるだろう。
45nmなら今の1.6倍程度までSPを積むんじゃんないか・・・

http://www.anandtech.com/mb/showdoc.aspx?i=3432&p=4

団子さんがAMD次世代スレッドでAVXについて、こんなことを書いています。
　　-------------------
　　283 名前：,,・´∀｀・,,）っ-○○○ 投稿日：2009/05/03(日) 20:29:50 ID:RW9MvCZX
　　　　おそらくIntelはデコーダの実装のご都合でimm8をレジスタとして解釈する命令を削った
　　　　んだと思う。 デコーダ改良の目処が立ったら4オペランドFMA追加するでしょ。
　　　　（タイミングとしてはHaswellあたりか？）
　　-------------------
実際のところ、FMAは最初のAVXの実装(Sandy Bridge世代)には含まれていません。
http://software.intel.com/en-us/forums/intel-avx-and-cpu-instructions/topic/61121/
　　===================
　　Below is a response from the Engineering team:

　　Hi Igor,
　　Sandy Bridge will not have FMA, it's targeted for a future processor.
　　===================
3引数のFMAすらHaswell世代なのに、4引数版を語るのは気が早すぎるかと…
http://www.canardpc.com/dossier-35-200-Processeur_de_Nehalem_a_Haswell.html　　

団子さんの書き込みのリンク、貼り忘れました。
http://pc11.2ch.net/test/read.cgi/jisaku/1240713914/283

補足ついでですが、この根拠薄弱な思い込みでトンデモな個人攻撃ってのも恥ずかしい話
ですな(笑)
http://pc11.2ch.net/test/read.cgi/jisaku/1210610463/900
　　------------------
　　900 名前：,,・´∀｀・,,）っ-○○○ 投稿日：2009/05/04(月) 16:29:13 ID:0tvPTLzo
　　　　[略]
　　　　というか、ペニス君は大好きなCellやPOWER7の倍精度FMAが3オペランドの醜い
　　　　仕様なモンで 3オペランドの方が優勢ってことにしないと精神的に安定しないだけなのでは？
　　------------------
どうやら『醜い』というコンプレックスから、実現しそうも無い妄想に逃避しているようで…

勿論読んだよペニス君。

AVXの公表もAMDのSSE5にぶつける目的で出した意味合いがある。
AMDはSSE5をキャンセルして4オペランドFMAを含むAVXおよびそれを元にした独自拡張命令を搭載。
命令セット拡張の方針変更・前倒しはAMDだけの専売特許ではない。
Sandy Bridge世代に実装する命令すらコロコロ変わってるのだし、何らかの変更は加えてくる可能性
は出てきたな。
（むしろFMAを3オペランドに抑えたのは、*Bridge世代のシンプルデコーダでもデコード出来るように
するためだと解釈してますが）

AES/CLMULのVEXエンコーディング版が加えられたのは今年になってからだ。
最初はこれらのVEX版は提供されない予定だった。
細かいステッピングの変更の合間にも命令拡張は行われるわけだし
(仮想化周りとかXSAVE/XRSTOREは何気にでかい）

>>86
　　----------------
　　AES/CLMULのVEXエンコーディング版が加えられたのは今年になってからだ。
　　----------------
これに関しては、仕様書の改定と同時に概要もまとめられています。
http://software.intel.com/en-us/blogs/2009/01/29/recent-intelr-avx-architectural-changes/
FMA前倒しなんて話は出ていませんよ。

ちなみにLarrabeeのfmadd233psはNon Destructiveだね。理屈はPrototype Libraryよく読めばわかる。
ま、たとえDestructiveでもソースオペランドのどれとどれを残すかくらい選べるべきだろう。
ARMでもやってることだし。

それができないからPOWERとかCellはクズなんだよ。

上でリンクした仕様変更を解説したblogには、性能への影響についても解説されていますね。
　　------------------
　　which generally incurs one copy for every 2 FMA’s. So far, this doesn’t appear
　　to be much of a performance hit.
　　------------------
Intelがこう言っているのですから、『醜い』というコンプレックスは不要かと。

CELL/B.E.のSPE ISAが醜いのは単精度と倍精度で命令の直交性が無くなるからで、
3引数そのものを『醜い』と呼ぶのは、違うと思いますよ。

>>88に明確な理由を書いているぞ

3オペランドFMAになってもどのみちレジスタが少ないから性能への影響はそれほど大きくはない、
むしろ命令長が短いメリットがあるってのも1月の時点で日記に書いてる。

>>88
恥の上塗りをすることも無いと思うのですが(笑)
　　-----------------
　　それができないからPOWERとかCellはクズなんだよ。
　　-----------------
VSXには、xsmaddadpとxsmaddmdpがあるのですよ。
http://www.power.org/resources/downloads/PowerISA_V2.06_PUBLIC.pdf

>>90
　　----------------
　　むしろ命令長が短いメリットがある
　　----------------
その割に4引数版に未練たらたらなのは？

命令の直交性がないからクソなんて言うやつはx86には近寄るなよ
狂い死ぬぞ

>>92
未練ならないな。使いたければBulldozerで使えるんだから。
もっとも、FMAとは別の理由でAMDの支持に回るかもしれんがな。
SSE5の有用性は買ってたし、XOPは基本的に支持してる。


4オペランドFMAのサポートが先送りされたのは、思うにimz4がシンプルデコーダでデコードできないからで
それはアーキテクチャの改良で解決されるだろう。
ちなみに俺はLarrabeeが4オペランド（Non destructive）化できない理由は知ってる。

多分ね、BulldozerにVEX.DDSモード（3オペランド仕様）の3オペランドFMAを追加するのは簡単にできると思うんだ。
元々非破壊仕様だったし。
となると、Haswellまでの命令セット拡張をSandy Bridge競合のOrochi世代で完全に掌握されてしまうではないか。

Intelの次の手が楽しみじゃないか。

ただ、AES周りをAMDがサポートするかは怪しいかもな。
なぜなら元々SSE5でのAESアクセラレーションには別の方策があったから。

>>93
これって誰の書き込みでしたっけか(笑)
http://pc11.2ch.net/test/read.cgi/jisaku/1228400588/402
　　-------------------
　　402 名前：,,・´∀｀・,,）っ-○◎● 投稿日：2008/12/25(木) 08:08:53 ID:13RGDD9z
　　　　[略]
　　　　SPU ISAは倍精度積和算はソース破壊するし、支離滅裂な命令セットだよ
　　-------------------

>>94
　　----------------
　　未練ならないな。使いたければBulldozerで使えるんだから。
　　----------------
つまり3DNow!『も』使える分、AMDが優れていると(笑)
お仲間はAMD Fanboy達の中ににたくさんいるようですよ。
http://www.amdzone.com/phpbb3/viewtopic.php?f=52&t=136330&sid=1a4a49c563aa614b22c7321f39f9f365
　　================
　　it would make AMD's extension a superset of AVX (other than SSE4.2).
　　================

別に撤回する気はない。
何度でも言ってやるよ。

　　　　SPU ISAは倍精度積和算はソース破壊するし、支離滅裂な命令セットだよ

これは絶対評価であって相対評価ではない。

x86の場合メモリをソースオペランドに指定できることがレジスタ不足とソース破壊オペレーションの
性能面での欠点を補っているが、Cellには特に性能を補うものが無いな。

>>98
　　---------------
　　別に撤回する気はない。
　　---------------
そして>>93で自ら書いたように狂ってしまったと…(笑)

冗談はさておき、>>98
　　-----------------
　　x86の場合メモリをソースオペランドに指定できることがレジスタ不足とソース破壊
　　オペレーションの 性能面での欠点を補っているが、Cellには特に性能を補うものが無いな。
　　-----------------
二つの事実を思い出すべきかと。
　1. SPEには128個のレジスタがある
　2. オリジナルのSPEは7サイクルに1回しか倍精度演算を行えないので、コピーの手間は
　　相対的にほとんど問題にならない。

>>97
いま3DNow!を使うメリットは何もないだろう？
まあ、MMX当時のローエンドx86市場でそれなりの評価は得たのだし商業的に成功したのでは？
実行ユニットが64ビット幅だった時代（Core 2 Duoが出るまで）はSIMD命令はAMD優位と言わしめた。

何か勘違いしてるようだが、そのペニス君がFanboy認定した人の言ってることは正しい。
文字通りの「スーパーセット」だ。
3DNow!の時と違うのは、Intelにはその当時におけるSSEに相当する命令がなく、
純正の追加命令（FMA）はAMDのほうが先回りして実装してしまっている状態といったところだな。

そこでIntelは何かしら次の手が必要だと言ってるのだ。

＞　1. SPEには128個のレジスタがある

尋常じゃなく長い命令のレイテンシ隠蔽のためにアンロールする羽目になって
1024ビットSIMDの16本と殆ど同じような使い勝手という罠ｗ

256ビットで64本、512ビットで32本などに見せるなどすればOpcode空間を確保できたのだ。
ちょっと前までSSEがそういう実装（64ビット実行ユニットに2回発行する）だったし、
CUDAは丁度8WayのSPで32Wayの並列実行をやってる。

＞　2. オリジナルのSPEは7サイクルに1回しか倍精度演算を行えないので、コピーの手間は
＞　　相対的にほとんど問題にならない。

命令セットのひどさ以上に実効性能がクソだと言いたいんですね。わかります。

>>101
AMDを持ち上げると、歴史を捏造したり、存在しないものが見えたりする癖が伝染りますよ(笑)
　　---------------
　　商業的に成功したのでは？
　　---------------
3DNow!が？
　　---------------
　　純正の追加命令（FMA）はAMDのほうが先回りして実装してしまっている
　　---------------
どのAMDの製品にFMAが実装されていると？？

>>102
　　----------------
　　尋常じゃなく長い命令のレイテンシ隠蔽のためにアンロールする羽目
　　----------------
倍精度FPUはパイプライン化されていないのに、アンロールしても無駄ですよ(笑)

> 歴史を捏造したり、存在しないものが見えたりする癖が伝染りますよ(笑)

お前はPowerとApple信仰で常にその症状が出てるけどな。


>　　---------------
>　　商業的に成功したのでは？
>　　---------------
> 3DNow!が？

そうだよ。少なくともAltiVec（笑）よりは使われてるよ。
当時の3Dゲームなんかもかなりのタイトルが対応したのを知っている。
午後のこ〜だあたりの開発者もAMD支持が多かったな。純粋に性能が良かったからね。

K6-2最大の問題は、Pentium IIのハイエンドに対抗できるほどクロックが上がらなかったこと。


> どのAMDの製品にFMAが実装されていると？？

整数の積和算でいいのならMMXの時点で実装済み、ってのはさておき、
新Bulldozerが出るといわれている2011年の話だよ。

FMA自体はSSE5に元々あったものだから、それをVEXエンコーディングに置き換えるだけで
Intelに対して先行してしまうことになる。



というか、ぶっちゃけると俺個人としては浮動小数FMA自体はそんなに重視していない。
整数オペレーションの充実を図って欲しい。
そっち方面ではSSE5の時代からAVXには無いものがあったし。

>>104
＞倍精度FPUはパイプライン化されていないのに、アンロールしても無駄ですよ(笑)

第1ソースオペランド破壊するのは128本のレジスタがあっても意味ないですねｗ

>>106
　　---------------
　　第1ソースオペランド破壊するのは128本のレジスタがあっても意味ないですねｗ
　　---------------
オリジナルからコピーして使えば良いのですよ。レジスタ数に余裕があるので、オリジナルを
毎回退避せずに、レジスタ上に残しておけるのです。

ちなみに、倍精度遅いCellにおける倍精度命令の13クロックのうち7クロックはストールするが6クロックは他の命令とインターリーブ可能なので
アンロールはやっぱり必要ですよ。しないと7クロックじゃなくて13クロックなにもできない。

プログラミングしたことない人間と会話は通じないな。

＞オリジナルからコピーして使えば良いのですよ。レジスタ数に余裕があるので、オリジナルを
＞毎回退避せずに、レジスタ上に残しておけるのです。

x86のパフォーマンス面のメリットを理解してたらこんな発言できないな。
Cellが自称ストリームプロセッサなのにメモリオペレーションが貧弱なのは理に適ってない。

基礎知識だが、SPUのLQA命令でロード出来るアドレス空間は理屈上何KBの範囲ですか？
コレが答えられないならCellを何も理解してない。

>>108
　　----------------
　　13クロックなにもできない。
　　----------------
ループのカウントとテストは整数演算ですのでアンロールしなくても影響は小さいですよ。
　　----------------
　　プログラミングしたことない人間と会話は通じないな。
　　----------------
(笑)

お前がCellのプログラミングを全然理解してないのは理解した

>>109
　　---------------
　　メモリオペレーションが貧弱なのは理に適ってない。
　　---------------
レジスタ間コピーがメモリオペレーション？？

レジスタが多いのを免罪符にアドレッシングモードが貧弱なのは古典的なRISCにありがちなこと

凄いぞ、在りし日のfjみたいだ。

ペニスってkusokabeみたいだな。

>>113
良かれ悪しかれ、SPE ISAは古典RISC以外の何物でも無いので…
http://itpro.nikkeibp.co.jp/article/Watcher/20060316/232640/
　　-----------------
　　世界初のRISC型マイクロプロセッサ「IBM 801」の開発技術者の一人であった
　　Marty Hopkins氏が「ともかくコンパイラが扱いやすい命令セットにすべき，
　　そのためには200個の命令は多すぎる。私の試算によれば100個以下で
　　足りるはずだ」と熱っぽく朗々と語ったそうだ。
　　-----------------

しかし、上でリンクした記事中で嶋正利氏は古典RISCを弁護してますね…
　　-------------------
　　命令セットについても，必要と思われる命令を1つ2つと増やしていくと，考えが徐々に発散し，
　　最後には，その自覚すらなくなってしまう。クロスバ・スイッチを採用すると，搭載するSPEの
　　個数が変わるたびに設計変更が生じる。世界初のマイクロプロセッサ4004についてTed Hoff
　　と議論していたころの自分を思い出し，「Cell」開発に参加した技術者たちの心の葛藤が理解
　　できた。
　　-------------------

嶋さんには悪いが、ろくに検討もせずに次々セキュリティ関連の命令追加の要望をIBMに出し続けてる当たり
打算の産物なのだろうと思うよ

>>108
ところで別の理解をして読み飛ばしてましたが、
　　---------------
　　アンロールはやっぱり必要ですよ。しないと7クロックじゃなくて13クロックなにもできない。
　　---------------
これどういう意味でしょう？
アンロールの有無にかかわらず、6サイクル後には次の命令をパイプラインに投入できますよ。

アンロールって、ループカウンタ演算や分岐の数が減るってだけで、13サイクル先の先行命令の
結果が必要な場合には効果はありません。
ご立派なプログラム自慢なことで(笑)

＞アンロールって、ループカウンタ演算や分岐の数が減るってだけで、13サイクル先の先行命令の
＞結果が必要な場合には効果はありません。
＞ご立派なプログラム自慢なことで(笑)


はぁ？（笑）

根本的に何も理解してないな。誰から聞いたクソ知識だ？
ループカウンタ云々だけでなしに、命令自体のレイテンシを埋めるためにアンロールしなきゃならないのが
Cellのクソなところなんだよ

Cellプログラミングのいろはも知らない馬鹿は黙れ

これで解らなかったら二度と話に割りこまないほうが良いよ。
恥の上塗りだから。



A[0] * B[0] + C[0]　●●●●●●●○○○○○○
A[1] * B[1] + C[1]　　 　　　　　　　　　●●●●●●●○○○○○○
A[2] * B[2] + C[2]　　　　 　　　　　　　　　　　　　　　　　 ●●●●●●●○○○○○○
A[3] * B[3] + C[3]　　　　　　　　　　　 　　　 　　　　　　　　　　　　　　　　　 ●●●●●●●○○○○○○
・
・
・


Cellのasm Visualizer使ったことあるか？
ないだろうな。非常識すぎて失笑モノですよ。

こうもループの内側の命令そのもののレイテンシが大きいと、アンロールしなきゃならない理由は
ループカウンタのインクリメント回数云々だけじゃないんだよ。
むしろCellにおいてはループカウンタの最適化なんてするほうが稀。

>>121
それは「ループ」でも「アンロール」でも無い、まっすぐ進むコードのパイプラインに過ぎないような…
何か特殊な脳内用語なんでしょうか？

もしかして割り当てされたレジスタが再利用されるようになるまでのサイクルの話なら、イン
オーダーのCELL/B.E.より、命令キューに蓄積された命令分だけ、OoOEのプロセッサの
リネームレジスタ数の方が大変です。
プログラマからのコントロールの範囲外なので気付かないでしょうが、これに起因するPOWER4の
実行効率の低下は、割と有名な話です。
http://users.nccs.gov/~fm9/linpack-report.pdf
　　----------------
　　The Linpack 1000 Benchmark7 only achieves approximately 63% of peak on one
　　processor and 56% of peak on a 32-way node. The previous generation of POWER
　　processors (POWER3) could attain roughly 85% of peak on one processor. The
　　dierence is that the POWER4 does not have enough rename registers relative
　　to its computational ability as compared to the POWER3. Although the Linpack
　　benchmark is only one number, it shows that the POWER4 relative to its peak
　　performance is not ideal for solving a dense system of equations.
　　----------------

はい、また恥の上塗り
プログラミングマニュアル1度でも目を通してればそんな恥ずかしい発言はできません。
フィックスターズあたりの公開ドキュメントでも普通にアンローリングと説明してます。

> もしかして割り当てされたレジスタが再利用されるようになるまでのサイクルの話なら、イン

そんな話は今はしてない。話題そらすな

知ったかぶりペニス君の知識の限界が見えましたな


納得できないなら、Fixstarsの23ページの説明読めよ
http://www-06.ibm.com/itsolutions/jp/deepcomputing/events/pdf/fixstars.pdf

→通常はコンパイラが行う類の最適化
　 SPEはレジスタ数が多いため手動でのアンロールにはかなり効果がある
→メリット
　 コンパイラの最適化で使えるコード範囲が広がる
　ループ展開することで分岐数が減少する
　レジスタ競合による依存関係がへり、パイプラインストールが隠蔽
　ローカルストレージへのアクセス遅延を隠蔽


（重要なのはこの文の下のソースコード例なんだが）

言いたいことをこの辺で纏めようか

同じ命令をループの内側で並列発行しないと性能が出ない。
どうせ同じ命令をアンロールしなきゃいけないなら、演算ユニットは128ビットのままでも256ビットSIMDで64レジスタとか
512ビットで32レジスタに見せるとかしたほうがマシだと言ってるのよ。

コードサイズ削減できるし、論理レジスタ本数が減るのでOpcodeの空間も確保できる。
んで、そのぶんだけスカラオペレーションを充実させればいい。


現在もっとも売れているRISCプロセッサであるARMにおける、最新のSIMD拡張「NEON」では
32本の64ビットSIMDレジスタがあるが、128ビットSIMDの16本として使うことができる。
もちろん1命令あたりのサイクル数は2倍に増えるが、アンロールによりスループット向上を狙うことができる

コレで実効性能が稼げる理屈が解らないとIntelプロセッサ語っちゃいけないよ。
Pentium III〜4世代のSSEでも普通にやってたことだから。

って、何度目かなこれ。
学習能力がないっていうか、老人性痴呆だろペニス君は。

> もしかして割り当てされたレジスタが再利用されるようになるまでのサイクルの話なら、イン
> オーダーのCELL/B.E.より、命令キューに蓄積された命令分だけ、OoOEのプロセッサの
> リネームレジスタ数の方が大変です。
> プログラマからのコントロールの範囲外なので気付かないでしょうが、これに起因するPOWER4の
> 実行効率の低下は、割と有名な話です。
> http://users.nccs.gov/~fm9/linpack-report.pdf

あとこれは単にIBMの技術力が低いだけです。ペニス君は認めたくないだろうけど。
PAsemiのPA6Tは命令レベルのレイテンシをMPC74xxなみに低く抑えてるし
MPC74xxのアーキそのものもApple撤退前後にくアウトオブオーダ化を達成してる。

命令間のレイテンシの話をすれば積和算のサイクル数はG4→G5で4クロックから8クロックに悪化してる。
アウトオブオーダがどんだけ優秀でも悪化をカバーするのは難しい。
長いレイテンシを埋めるためにアウトオブオーダを強力に行う必要があり、そのための
長いキューに流し込むことで命令そのもののレイテンシが更に大きくなってしまう。
そういうの設計破綻っていうんですよ。

結局IBMはCPUそのものの設計は三流に成り下がったってことだ。

そそ、Atomの設計思想はシンプルだよ。整数演算のレイテンシを1になるように、全体を設計した。
認めたくないだろうけど、クロック当たり性能は多くのアプリケーションでPowerPC G4より良い。
ひょっとしたらG5より良いんじゃないの

>>121の例だと、2命令のアンロールだけでほぼ十分じゃない？

団子は詭弁の名人だからな。
今回は違う前提の事実を組み合わせて都合のいい結論を導く手法で
勝利したようだ。
いつも感心してる、がんばれ団子。

>>127
ARMが64*2を用意してるのは、一般的な用途の都合上、SIMDでは128bit長が必須
だからなだけで、ARMが64*2あるからSPEにも128*2が必要という論理は
おかしい気がします。
AVXの256bit、ちゃんと埋めるのは結構手間暇かかるのでは？

団子さん、いい振りがきましたよ！
あれ言っとましょ！あれ！
論点シフトできるチャンスでもあります！

>>129
パイプライン充填率をどこまで稼ぐか次第だけど、実際にはスクラッチパッドメモリとの
ロード・ストア操作もあったりするし（それぞれレイテンシ6〜7）
積和算命令だけを並べるってのはごく単純化した例だよ。

んで、偏執的に拘ると、最内周ループ内側の終端で次のサイクルで使うデータのロードを行ってしまったりとかね。
そもそも倍精度が遅いことを居直ってしまうこと自体が負け癖の最たるモノなわけで
その辺の改善は必要でしょう


話を巻き戻すが、POWERファンボーイ君は、AMDのAVX+XOP+FMA4+CVT16が
Intel AVXの「スーパーセット」というabinstein君の発言の何が不満なのかねぇ
事実そうじゃないか。

abinstein君は感心するくらいハードウェアの知識の深い論客だよ。
http://abinstein.blogspot.com/

>>133
だってオリジナルCellの場合、使いもしない倍精度にトランジスタを
費やす方が極悪な所業であるし……。
ゲームで倍精度って本当に使わないですよ。MPEGデコードもそうじゃない？

>>134
それはそれで設計方針としては理解出来る。
だから倍精度演算で強化版でないCellを使うこと自体が誤りなわけで
アホみたいに倍精度を前提にレイテンシを語るのが滑稽なのですよ。
単精度だとレイテンシ：スループット6：1とか7：1な命令と付き合わないといけない。
Intel CPUと比べると命令のレイテンシが異常に大きい。
このへんは東芝セミコンの人も自ら指摘してる事実ですぜ。



ペニス先生は都合が悪くなると別のスレに逃げ込むのはいつものこって
http://pc11.2ch.net/test/read.cgi/jisaku/1235699613/444
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　↓↓↓↓↓
444 名前：MACオタ[sage] 投稿日：2009/05/05(火) 13:02:26 ID:q7/3GqkF
ITJungleでMorgan記者がPOWER6+の顛末をまとめています。
(略)

さすがペニスというべきか、睾丸鞭というべきか

久々に来たんですが、ハイパフォーマンス系でi7の次の話題って、そろそろ出てきているんですかね？
i7は予想どおり大した性能向上が見込めないのでパスする予定。

コンパイラーになんとかできるなら、直行性は無視していいと思いますよ
ただ、Cellはなんでも人が書くらしいから、直行性は無視したらまともに動かせない予感はしますけど。

それは演算の種類にもよる。
SPECfp的な浮動小数演算はメモリネックだからHyper-Threadingで性能向上は得やすいと思うけど。

ひとつ予見しておくとGainestownは同クロックのHarpertownに対してLINPACKスコアはそんなに伸びないよ。
論理ピーク性能を伸ばす改良はしてないからね。

ただ「top500」だけが唯一の指標ではない。
ひたすら整数演算性能が求められる分野もあるし単精度でも数が欲しい分野もある。
（倍精度が弱いTeslaやFireStreamも導入はそれなりに増えてくるだろうが順位に反映されにくい）

>>131
これについても質問を返しておく

＞ARMが64*2を用意してるのは、一般的な用途の都合上、SIMDでは128bit長が必須
＞だからなだけで、

捏造しないで下さい。

どんな演算で128ビット幅のSIMDが必要なの？聞いたことがありません。
SIMDのデータセットに浮動小数におけるIEEE754みたいな規格は存在しませんよ。
ARMは命令コードサイズの縮小を主眼においた命令セットなので、同じ種類の64ビットSIMD命令を
2回発行するなら128ビット×1で済ませた方が都合が良いのです。
用途に応じて使い分けて下さい。

ここでポイントになるのはSIMDレジスタが32本ってのと、ARMの命令フォーマット。
あれ？Operand空間足りるの？ってね。
当然制限があります。


＞AVXの256bit、ちゃんと埋めるのは結構手間暇かかるのでは？

君はAVXを何も理解してない。
あくまで演算ユニットは128ビットですよ。
256ビット版を用意してるのは、浮動小数演算のレイテンシが大きいからです。
8本ないし16本の128ビットレジスタでそのままアンロール・インターリーブしたら
足りなくなってしまうでしょ。

AVXは128ビットSIMDレジスタを16本ないし32本に拡張して、
256ビットSIMDのときだけ追加分のレジスタも使って2つぶんの命令を並列処理する技術です。
x86はレジスタオペランドのフィールドが3ビット（ないし4ビット）しかないから、
追加レジスタにリニアにアクセスすることはできないのですよ


だから、アンローリング用に256ビット版が提供されてるわけです。
最初の実装では128ビットSIMDだけでも理論ピーク性能は弾き出せる。
整数はレイテンシ1で設計されてるから256ビット版は不要なのですよ。

そういえばSandyBridgeはあまり話題がないな
一昨年の今頃はNehalemで盛り上がってたけど
LarrabeeとCtに喰われた感が

>>139
サンディブリッジの目玉はAVXだけどその延長線上のララビーの話で十分て気はある

>>138
DLP追求すると頻出ケースは32bit×4なんじゃないの？という話なんだけど
わかっててはぐらかされてる気がするので、突っ込まないでおきます。

＞DLP追求すると頻出ケースは32bit×4なんじゃないの？という話なんだけど

それはアプリケーションによる。
GeForceはSMあたり32ビット×32並列。
128が都合がよくて64や256が都合が悪いなんてのは勝手な言い分ですな。

ものによっては128ビットのデータセットでは大きすぎることもあるから
演算ユニットが64ビット幅の場合は64ビットSIMDが使えたことがいいことはある。
今現在でもね。


問題のCellのSPUの場合、4レジスタオペランドの命令はレジスタフィールドだけで7ビット×4の28ビット、
Opcode部は4ビットしかないです1ビットは他のフォーマットとの区別用に確保されてるので実質3ビット、
8通りのオペレーションしか実装することができない
論理上のSIMDレジスタ本数をたとえば64本に減らせたら、4オペランドの空間は一気に16倍。

たとえばSIMDレジスタ64本、汎用スカラレジスタ32本、キャリー・マスク用レジスタ16本・・・とか
そうこういう構成にすればOpcode空間に大きな余裕ができます。
実際に使ってみれば、全ての命令で128本のレジスタをリニアに参照できる必要など
まったくないことがわかります。

特定用途に特化したアクセラレータを多数実装し、一つの命令ストリームからダイレクトにアクセス
できるようにするのはいまどきのトレンドですから、その意味でシンプルさを求めたCellは
同手を入れようと時代遅れですけどね。

加えて、32ビットのスカラ演算をするのに128ビット分フルにデータバスや演算ユニットが稼動してる状況ってのは
電力効率的にも良くありません。

なんか今日はおれの行くスレのあちこちで団子だらけだ

>>140
その目玉機能を、そのまた次の新アーキで乗せる予定だった追加命令も含めて
再設計された新Bulldozerにコピーされちゃったから、Intelは次の手が必要なんだよ。

Intelの次の世代の命令（FMA）を先行して使うにはAMDのCPUを買えって状態になるんだぜ。

>>144
今日ぐらいは鯉のぼりにしようと思ったけどAAが思い浮かばなかった

これでいくか！

>新Bulldozer
結局intelの方がリリース早かったなんて事も考えてみようw

可能性はある。
2011年を待たずしてWestmere無双の前にAMDそのものが力尽きる可能性も考えられるね。

ただ、切磋琢磨によりCPUの進化が早まるのは、理想ではないかな？

命令セットレベルではAMD優勢ってのは、Intelが大幅な修正でも加えない限りAMDのほうが
SIMD命令セットの種類では充実する
ではマイクロアーキテクチャレベル、実性能レベルではどうか？

AMDはフルセットのFMAを先行実装し、128ビット積和算ユニット×2で8DP/16SPを狙ってくるでしょう。
一方、IntelはTera×3の資料では、Gesher（Sandy Bridge）は7DPと言っていた。
どうやってそんな数字を弾き出せるのか？いろいろ可能性を考えてみたんだが

新Mac板のuPs Infoスレの予想「加算（2DP）＋乗算（2DP）＋積和算（内積で3DP）の３ユニット」って構成は
俺の中ではかなり信憑性高いのではと思っている。
AVXで浮動小数演算命令で唯一VDPPDの256ビット版が存在しない理由がそれだけで説明できてしまうからだ。

＞気に入らないベンダを叩きたいという欲求は、先を見る上で目を曇らせることにしかならない

その一例がペニス先生ですね。わかります。

>>124-127
長々と書いているようですが、「アンロールすると速い」という現象の理由を理解していないのでは？
だから>>129のような突込みをうける訳で…

内側のループでいくつ命令を挿入するべきかは、>>123に書いたようにレジスタが開放されるまでの
サイクル数から算出可能ということで間違っていませんよ。

>>152
その後の突っ込みを読んでないんだな負け犬よ

>>153
それだと、あなたの提示した図では説明になっていないのですが？
やっぱり原理が判っていないでしょ。

単精度でも、単純にロード→積和算→ストアだけで20クロック分近いレイテンシのチェインが生じる。
ループカウンタのインクリメントなんて余裕で隠れるよ。
アンロールは複数の命令列をインターリーブするためにある。



どこまでも恥の上塗りをしたいんだな。馬鹿ペニス君。

ねえ、LQAでアドレッシングできる領域は何KBまでのアドレス空間なのか答えてよ
答えられないだろ。知らないから。
俺に異論を吐けるならこれくらいは知ってるのは常識ですよ

静的に分岐ヒントのhbraが実際に効くのは15クロックだから、ループの内側は15クロック分は最低限何かしら埋めないといけないんだよ。
添字のカウントアップ（あるいはダウン）なんてレイテンシで見ても2クロック程度なんで、1回とは言わず3回や4回は余裕ですね。
意味ないけど。

おい知ったかぶりペニス、精子拭けよｗｗｗ

SPUのアンロールの意義については団子の言ってることは間違ってないな。
しかしアンロールなんて最適化フェーズでちょこちょこっとコンパイラオプションか、
pragma使って調節するだけなので、大した手間じゃない。
そこんとこ騒ぎすぎ。
Hack the Cellみたいなコンテスト用と同じぐらいコテコテな最適化が
必要なところなんてほとんどない。

ところでlqaのことをしきりに騒ぐがそんな問題か？
即値指定できるとうれしいところなんて限られてるのでは？
LSが拡張されて即値で指定できなくないケースがでてきても
大したインパクトはないよ。

拡張する気がないから256KBしかアクセスできないんでしょ。
下位2ビットを捨てることで1MBとかに拡張する可能性を自ら潰してるわけで

lqaだけ見てそこまで邪推するセンスには感服するが、
LSLRをみると2^32まで拡張を一応想定してるようだぞ。
なぜ4bitでなく2bit拡張なのかは不明だが、4byte alignmentへ
制限を緩めることを考えてたんじゃないか？

とにかくlqaの意義は小さいだろ？
RISCでアドレス即値のロードなんてボーナスみたいなもんだし。

正直な話、SPU ISAの拡張性の問題については3年以上前に語りつくして終わった話なので、
今更何を騒いでいるのか…と。

3年前の話すら学習できてない痴呆症がいらっしゃると聞いて

>>162 団子 さん
CELLスレッドの42あたりから読めば良いと思いますよ。あなたが思いついた話はほとんど
指摘済みかと。

>>169 さん
LSLRで、ふと思いつきましたがプロセス縮小による性能向上策として、以下のようなシナリオを
考えていたのかもしれません。
　高クロック化　-> 動作クロック据置く代わりに実行レイテンシ低減
　　　　　　　　　　-> 低減したレイテンシ分でマルチスレッド化 (スレッドあたりのレイテンシ据置き)
　LS増量 -> LSを256KB単位のパーティションで分割して、スレッド数分だけ用意

これで、見かけ上LSの数が増えた互換モードと、全リソースを自由に使える高性能モードを
切り替える…とか。
　

お前がレイテンシの話をしたことは一度もないな。スループットしか目がいってない。だから壮大な勘違いができるのだ。
128本のレジスタがあっても実際には多くない

>　高クロック化　-> 動作クロック据置く代わりに実行レイテンシ低減
>　　　　　　　　　　-> 低減したレイテンシ分でマルチスレッド化 (スレッドあたりのレイテンシ据置き)
>　LS増量 -> LSを256KB単位のパーティションで分割して、スレッド数分だけ用意


ねーよ。静的スケジューリング依存度の高いSPEで（広義の）SMTなんてサポートしたら、
スケジューリングが崩れてパフォーマンス総崩れになる。

命令枯渇ストールのリスクも増えるな。

＞　高クロック化　-> 動作クロック据置く代わりに実行レイテンシ低減
＞　　　　　　　　　　-> 低減したレイテンシ分でマルチスレッド化 (スレッドあたりのレイテンシ据置き)

そもそもレイテンシの概念を根本的に理解してないな。
低減してマルチスレッド化ってなんだボケ

>>166
　　------------------
　　低減してマルチスレッド化ってなんだボケ
　　------------------
インオーダーですので、6サイクルで実行可能な処理が3サイクルになれば、
2スレッド分行ってもOK。

Cellの命令のレイテンシが大きいのは、パイプラインの実行ステージ数が深いからです。

何故深いのか？
高クロックだからです。



では高クロックだとなんでパイプラインが深くなるのか？
クロックを引き上げても電子の移動速度はスケールしないからです。
1クロックの感覚が狭くなるほど、1クロックでできる仕事は少なくなるので
ステージを細分化しないといけないのです。
Pentium 4が丁度これのロジックに嵌ってたな。

東芝はSPEの命令のレイテンシを削減することにも言及してるが、
あくまで2GHｚ未満で動く低クロック版に限った話だ。
家電組み込みにはオリジナルはクロックが高すぎるし、クロックを半分程度に落とせば、その分だけ
必要なパイプライン段数も減らせる。
もちろんそれをそのまま高クロックに持ち込むことはできなくなる。

>>167
やっぱり馬鹿だなぁ。
なーんも理解してない。

電子工学科の工房でも間違わない間違いを平然と言ったぞ。

>>168-169
若いのに頭が固くて困ったヒトですね(笑)
http://japan.zdnet.com/sp/interview/story/0,2000056426,20097277,00.htm
　　------------------
　　われわれはPower6の動作周波数をPower5の2倍に引き上げましたが、パイプラインの
　　ステージ数はPower5の場合と変わっていません。
　　------------------
LSIの回路設計は、まだまだ奥が深いのです。

>>163
レジスタどうなる？

クロック据え置きで命令間のレイテンシ低減を狙うとマルチスレッド化しなくとも
実効性能が引き上げることができるので意味が無くなるんだよ。

クロック・パイプラインWay数（ピークスループットに直結）が上がってないのに複数スレッドを走らせれば
1スレッドの性能（スループット）が落ちる。

>>171
普通のFGMTで、必要な部分は多重化すればOKかと。

>>170
当たり前だボケ。シュリンクすることでも電子の移動度は上がる。

実際Pentium Proのパイプラインの小改良で3GHz超えてるのが今のCore MA

>>172
スレッドあたりのレイテンシを改善してしまうと、スケジューリングが狂うので『互換モード』
としては面白くないかと。

>>174
つくづく困ったヒトですね。せっかく日本語の記事を引用しているのに…
全部読めば、このように続きます。
　　-----------------
　　--そのようなスピードをどうやって実現するのでしょうか。

　それこそ、Brian Curran（ISSCCで発表したIBMの4GHzチップに関する論文の主著者）が
　　明らかにしたことです。パイプラインのステージ数を維持するならば、各ステージの論理
　　回路数を半分にする必要があります。われわれは結局、回路に2倍、3倍の仕事を処理
　　させ、一連のトランジスタに複数の機能を割り当てなければなりませんでした。これによ
　　ってラッチ間のゲート遅延を半分にできたものの、さらに回路に改良を加える必要がありました。
　　-----------------

もう少し調べる気なら、"POWER6" "FO4"で検索をどうぞ。

>>175
そういう問題ではない。根本的に勘違いしてる。

やっぱり痴呆症だな。

>>176
興味ないから読む気がしない。
そもそもレイテンシ・スループットの概念を根本的に勘違いしてる。

コンピュータ科学の基礎が無い人間だなお前は

ちょうどレイテンシの話題に関しては、POWER5+ -> POWER6で整数演算のレイテンシは
2 -> 1に半減しています。
http://arstechnica.com/hardware/news/2006/10/8034.ars
　　-------------------
　　Also of interest are the improvements in the back end of POWER6. Most importantly,
　　one of the most annoying features of the POWER4/POWER5/970 family―the two-cycle
　　latency for dependent integer instructions―has been removed from POWER6.
　　-------------------

よく考えたら、>>163のやりかただとスループットが半減して全然『互換』になりませんか…
ダメですな。

SPUではAND命令のスループットは1クロックですがレイテンシは2クロックです

A. and[0] ○○
A. and[1] 　　○○
A. and[2] 　　　 ○○
A. and[3]　　　　　 ○○

依存関係のない4命令をインターリーブして実行すると合計5クロックかかります

これをレイテンシを半分にすれば、こうなります。4クロックかかります
A. and[0] ○
A. and[1] 　　○
A. and[2] 　　　 ○
A. and[3]　　　　　 ○


スレッドBではORを4つ実行します。同じく1クロックですみます
B. or[0] ●
B. or[1] 　　●
B. or[2] 　　　 ●
B. or[3]　　　　　 ●


これSMTで並列実行するとどうなりますか

A. and[0] ○
B. or[0]　 　 ●
A. and[1]　　　 ○
B. or[1]　 　 　　　●
A. and[2] 　　　　　　○
B. or[2]　 　　　　　　　 ●
A. and[3]　　　　　　　　　 ○
B. or[3]　 　 　　　　　　　　　●

クロックを上げるのをあきらめたので1スレッドあたりの性能は半分です。


とまあ、こんな単純なことも理解出来ないペニスの学のなさは呆れる。初級シスアドすら連続で落ちてそうだな

>>180
気づくのが遅いよ馬鹿。
2スレッド動かす段階で、スレッドから見たスループットあたりのレイテンシは半分になる。

クロックを2倍にしてレイテンシクロックが2倍（実時間据え置き）になるなら理屈は通じる

恥を重ねる修行でもやってるのかペニス君は。さすがに恥ずかしすぎる間違いだぞ

LINPACK を超並列で計算する場合にローカルなCPU、DRAM間に
最低何GB/Gflopsのデータスループットが必要か。
倍精度理論値108.8Gflopsの拡張Cellの場合最低12.5GB/s位は必要らしい。
拡張Cellのインターフェイスは25GB/s。

PowerXCell と線形計算
ttp://www.cc.kyushu-u.ac.jp/scp/users/forum2008-09/shimoda.pdf

Larrabeeってコアあたり理論値何Gflopsだっけ。32コアとかに対して
ボトルネックを作らないためにはかなりのバンド幅が必要になりそう

FGMTにする時点でレイテンシが変わるんでしょ？
その時点で互換とれてないよ。
でもアイデアはおもしろいと思う。
パテント取れたんじゃない？w

SPUはheapとstack以外のメモリ制限なくてしほしいね。
とあるところにはSPU用ダイナミックリンカーの実装があったりするんだけど
もうちょっとがんばってコンパイラと連携してMFCを活用すればほとんど制限は
なくせる気がするんだけど。

そもそも2年以上も前にFGMTの可能性は無いって釘刺されてるよ

>>184
GDDRでもボトルネックを作らないとかがいい加減無理っぽくなってきたから
コンピューティングシェーダーなんて話になっているわけで・・・

>>184
Cellは参考にならないよ。

まず、SRAMの効率。
同じことやるのにも、何並列もアンロールが必要になるCellはプログラムコードだけでLSの容量をそれなりに食ってしまう。
Larrabeeは分散共有キャッシュだからリングを使ってデータの使い回しがきく。
あと、ロード・ストア時にデータを展開・圧縮する機能があるからある種のデータに対しては
データ容量及び帯域を節約できる。

それでもMFC DMAを上手く使ってやればCellでもソフトウェア的に共有キャッシュが実現できるかもしれない
しかし、MFCに命令を発行するのにSPUのCPUサイクルを費やさないといけない。
そうすると倍精度演算に使う時間が削られる。

Larrabeeではキャッシュコントローラがパイプラインと独立してる。
ま、額面の1/4程度でも達成できれば十分優位性があるといえるけどね。


>>185
つかレイテンシが長くなってタイミングがとれなくなることはあっても、性能が良くなって
困ることはないよ普通に組んでれば。
フレームレートの同期方法がレイテンシ決めうちとかアホなことやってるなら別だが。

>>188
>184 の大きな行列のDGEMMのようなケースに
当てはまらない要素を挙げられても

Intelの選択肢はバンド幅を十分に与えるか、
超並列LINPACKのような使われ方を捨てるかしかない。

LINPACKは、LINPACKを指標にするのは偏った評価だという批判があるくらいに
科学技術計算の中ではバンド幅に対する要求が軽い方に属する

http://www.nedo.go.jp/roadmap/2009/info3.pdf

お役所の仕事どうよ？

ちなみに今のハイエンドGPUがGDDR3あるいは5で100GByte/s超える程度なんで
そのあたりのメモリ帯域にはなるのでは？
倍精度1TFLOPS程度だとしてCellの10倍の帯域なら確保できそうですね。

>>184
　　----------------
　　拡張Cellのインターフェイスは25GB/s。
　　----------------
そのPowerXCellのメモリインターフェースですが、内蔵XDRコントローラはそのまま残して
DDRへのプロトコル変換ユニットをダイ上に統合するという、やっつけ仕事だったりして。
http://www-01.ibm.com/chips/techlib/techlib.nsf/techdocs/1741C509C5F64B3300257460006FD68D
(Figure 1-1参照)

仮に200GB/sとか出来てもGDDRはECCがないしエラーレートもどうなんだ？
規格の起こりからして速度優先で信頼性は割と適当な気がするのだが

>>190
>22ページ
幾分に興味深い…

GPUをそのまま使うわけ無いじゃないですか。
必要ならXDR2でも使うのでは？

>>193
22ページも含めて経産（通産）的な偏りが
入っていることには留意しなければならない

>>193
ECC等をサポートするHPC版Larrabeeは別に存在するとIntelは語っています。
http://www.hpcwire.com/blogs/Larrabee-for-HPC-Not-So-Fast-36336839.html
　　-----------------------
　　What I didn't mention from that conversation is that while Dracott was trash talking
　　accelerators, he also managed to diss Larrabee -- at least as a scientific computing
　　architecture. Although Larrabee would at least offer an x86 compatible ISA, the
　　problem, he said, was that the implementation contains some of the same drawbacks
　　as the traditional GPU for scientific computing -- namely the lack of ECC memory
　　to protect against soft errors and a shortage of double precision floating point capability.
　　From his perspective that would prevent Larrabee or GPUs to be deployed more generally
　　in high performance computing, "But," Dracott added, "we are working on products that
　　will meet that need."
　　-----------------------

このスレの住人でCPU作れば？

インテルもアムドもゴミの塊に見えるくらいのさ？

簡単だろ？

アーキテクチャシミュレータなら昔作ったよ

ぼくがかんがえたさいきょうのあーきてくちゃ

ですね

実際のアーキテクト連中はそれを地で行ってるんだろうなぁ。
己の強い信念がマーケットや競合他社に性能勝負で負けた時は
我々には理解できないほど酷い気分になるんだろうね。

個人の信念なんてどうでもいい

どうでもよくないです

団子は頭はとてもいいんだけど、自分の思いつきの妥当性を証明することに
固執して、いろいろ話を作って強弁する癖がある、ように見える。

>>142
> 128が都合がよくて64や256が都合が悪いなんてのは勝手な言い分ですな。
64や256が都合がよいケースがある、というのは、
「64から256のうちで、どれか一つを選ぶなら128がベスト」ということの傍証なんじゃない?

> 実際に使ってみれば、全ての命令で128本のレジスタをリニアに参照できる必要など
> まったくないことがわかります。
団子の書くコードはそうかもしれないが、そういう仮定をCPUアーキテクチャ側から
持ち込むのは、別のプログラマにとっては「面倒な制約」なのではないかね。
直交性は常に善で、それを捨てるならそれに見合う対価がないといけない。

普通につくればSPE*6だったところを、まさに命令の直交性をいくらか犠牲にして
トランジスタ数を減らすことで、SPE*8にしている。(これは見合う対価)
それぐらいトランジスタ切り詰めてるCellなんで、
>>102
> 256ビットで64本、512ビットで32本などに見せるなどすればOpcode空間を確保できたのだ。
「いや、もうこれ以上命令増やさないから、OpCode空間なんか要らないし」というのが
答えなんじゃないかな。

信念というと言葉はいいが要するに信仰心
一兵隊に邪念は不要

＞そういう仮定をCPUアーキテクチャ側から持ち込むのは、別のプログラマにとっては
＞「面倒な制約」なのではないかね。

メモリアクセスに大きなペナルティが生じるのは面倒な制約ですな。
まあ、向上心のない設計のCPUは、市場に捨てられてご退場いただくしかないかなと。
16ビット・32ビット幅の演算さえできればいい所ですら、常に128ビット単位でデータバス全開状態になる。
これは電力効率の観点からいっても駄目設計で、消費電力が大きすぎて組み込み向けとしての
余生を送ることすらできない。
というか、ソニー自身が匙投げてるようなものをどこが使うんだと。


＞普通につくればSPE*6だったところを、まさに命令の直交性をいくらか犠牲にして
＞トランジスタ数を減らすことで、SPE*8にしている。(これは見合う対価)

強引ですなぁ。6コアだったら命令長が32ビットから40ビットに増えたりするんですか？
レジスタオペランドに7ビットとったら、4オペランド命令のOpcode空間は4ビットしか残らない
単純な話ですよ。
なんなら64本のレジスタでFGMT2スレッドでもいい。FGMTサポートなんて大したトランジスタを食う拡張ではないし。

なんにせよ無駄に冗長なプログラムフローを格納するのになけなしのローカルストレージを数十KB単位で
食われてしまうのはトランジスタ効率がいいとは思わないがなあ


コレは今後の展開の話だけど、SPEの2コア強くらいのトランジスタ使えば512ビットSIMD対応で
4WayのFGMT対応の汎用スーパースカラコアが作れるんだよね。Larrabeeのことだけど。
つまり128ビットSIMD専用コアってのは数十コアになると、逆に無駄が多くなる。
Cellみたいなコアが何十もあってまともにこなせる仕事の多くは、SIMDのデータ長が多くとも
こなせるような仕事しかないから。
何の進歩もしない古典的RISCが消えていった歴史と同じ道を辿るシナリオ通りに進んでる気がします。

>>200
中途半端な連中はどうだか知らないがトップの辺りはもっとドライ。
自分のアイデアで負ける事があることぐらいは承知している。
酷い気分を舌の上でころがすような暇があったら、負けたものを
超えるものを新たに考え出す方に時間を使う

まあ団子さんの>>127説あたりは、Larrabee初代スレッドの議論を覚えていれば噴飯モノかと。
http://pc11.2ch.net/test/read.cgi/jisaku/1217915128/654-675

噴飯刺せてくれたお前が言うな。
レイテンシ・スループットの概念どころかさんすうも出来ないペニス君のオナニーは酷いな

4オペランド命令は8個でいい、これも単純な話だと思うけど。

もちろんこの割り切りで倍精度演算の効率が犠牲になっているけれども、
Cellにはやっぱり倍精度の全面サポートが必要だった、なんて議論は
誰からも聞くことはない。

>ローカルストレージを数十KB単位
これが「いろいろ話を作って強弁」なのね。
256KBのLSでどんだけアンロールする気なのか、
団子's ISAでどんだけアンロールが不要になるのか、と。

低レベルかもしれない素朴な疑問
128ビット演算器　一つあたりに256KB
512ビット演算器　一つあたりに256KB

後者の方が窮屈ではないの？
全部のコアが皆独自の仕事に忙しい場合を想定

>>209
　　---------------
　　Cellにはやっぱり倍精度の全面サポートが必要だった、なんて議論は
　　誰からも聞くことはない。
　　---------------
3年前から書いていますが、この意見に関しては、
　『SPUの最初の実装はISAと一致しているので、問題がないのが当たり前』
ということです。
半導体プロセスや回路技術の進歩に対応したハードウェアの進歩を受け入れるISAによる
ハードウェアの抽象化を全く意識していないのが問題かと。

たとえば2つのスレッドを並列実行するようにすれば、整数論理演算の【見た目の】
レイテンシは1、シフトは2、ロード・ストアは3になるね
だいぶスケジューリングは楽になりますよ。
FGMTによる見た目のレイテンシの削減はLarrabeeのアーキテクトのTim Forsithも
Larrabeeの基盤技術のひとつとして語ってますから、決して俺だけの持論ではありませんよ。

＃どっかの基地外ペニス君は「マルチスレッド化するとレイテンシが増える」などと地球上の常識を外れた
＃とんでもない仮説を打ち立ててくれたので、私はタブクリア吹いてしまいました。



なにより、シングルスレッドでは決して複数のフローを同時に実行することは基本的に出来ないが
FGMTを使えば効率的にCPUサイクルをスライスすることができる。
命令のレイテンシの大きいプロセッサには有効な手ですよ。

http://www2.computer.org/portal/web/csdl/doi/10.1109/MM.2009.9

「Tim Forsith さーん」
「・・・・」
「そのような方はいないようだ」

>>211
もちろん抽象化され拡張可能なISAを定義できれば素敵だけど、
限られた人と納期、そして限りなく小さい実装時トレードオフでそれが可能な設計チームは
この地球上に存在しないんじゃないかな。

そしてx86の歴史から導き出される、半導体成功のために最初の製品に課せられる使命は、
「将来の拡張性を見越した優良なアーキティクチャ」ではなく、
「決して納期に遅れてはならない」なんだよね。
CPUアーキテクトにとっては、残念なことかもしれないけど。

もう使われなくなったが電卓あがりという蔑称があったな

>>210
SPEはスカラデータも16バイトアラインする必要があるが、Larrabeeは無いし、
ロード時に11ビットとか10ビットに圧縮されたデータを一気にレジスタに展開したりできるから
利用効率の面で差があるので単純に容量での比較はできない。

そもそもLarrabeeはGPUを兼ねる多目的アクセラレータであり、
IntelはCPU側の処理にはCore MAを想定している

CellはまがりなりにもPS3のメインCPUだろ？そもそも比較対象と見られる方がおかしい。

>>213
yです。ごめんね

>>216
512ビット演算器が最大速度で入力を要求し演算結果を
送り出し続ける状態は、全体の中で低い割合になると予想しているのか？

逆にそういう状態ではL2キャッシュの容量が足りないとか言ってる暇無いのでは？
ストリーム処理はNon-temporal Load/Storeがデフォだし

CellのDMAは都度コマンドを構造体にセットアップして送ってやんないといけない
スケーラビリティはかなり微妙だな

その点、キャッシュコントローラ（兼リングバスコントローラ）は基本CPU時間使わずに勝手に動いてくれる

256KBとか、レジスタ容量(128x8、2x32x32)とかに比べてLarrabeeは
演算器のリッチさが過剰にみえるが活かせるのか　という疑問。
>216ではちょっと氷解しそうにない

>221に加えてリングバスもかな。512ビットの演算器16組は
リングバスの対して重すぎるんじゃないのかという

>>220
代償として、分散キャッシュのコヒーレンシ維持のコストは莫大かと。

正直、今になって「やっぱりできませんでした」とあきらめてもおかしくないくらいの
チャレンジなのでは。

従来のGPUはもっとローカルメモリあたりの演算ユニット密度が高いぜ。
ビッグチップといわれるGeForceですら1SM（CPUでいう1コア）あたりローカルのスクラッチパッドメモリは
16〜32KB程度しかなかったりして、それを何百スレッドでインターリーブして使ってる。

そしてLarrabeeは（GP）GPU対抗であってCell対抗ではない。
512ビットSIMDだからってCell 4コアにオールラウンドで勝つ必要は無いのよ。

そして帯域ネックで演算コア（ピクセルシェーダ）持て余してるのは今のGPUも同じだよ
だから同じ演算をコア内でこね回す手合いのGPGPUに活路を見出そうとしてる

256KB/coreのL2キャッシュってのは、【GPUとしては】かなり多いほうになる
そもそもスクラッチパッドメモリとキャッシュは別物

GPUに対しても全面的に優位には立てないんだろう？
投資額の割にLarrabeeのターゲットはえらい狭いんだな

Intelにとってすら新アーキテクチャの「建造」は当たるも八卦の博打。
Cellは成功した部類だと思う。

ずいぶん押し付けがましい論理展開だな
SPEのLSの256Kは決して狭くはない。
コードサイズが間延びするRISCでしかもレイテンシが大きい、MFCをプログラミングしないといけない。
なにより独立メモリだから狭いと感じるのだろ。狭いという奴は1MBあっても狭いだろう。

というかLarrabeeのL2クラスタは排他構成をとるので256KBってのは正解のようで不正解だな
全体で256KB×コア数分のキャッシュがあるといったほうが正しい。
実際に使っていればマルチスレッドプログラムで使うデータはある程度重複する。

というか、Larrabeeの場合むしろベストケースを狙い続けるなら「32KB＋32KB」だな
俺には充分に見えるが。




つーか、なんか妙な強迫観念があるようだが、別に常に512ビットSIMDやらなくとも
マスクレジスタに4ビット分に設定してSIMDユニットを128ビットとして使ってもいい。
バスコントロールにロジックを割いている分、512ビット分データバスダダ漏れということはないのだし。

もちろんスカラプロセッサと使ってもいいんだよ。

スカラ性能だと、gcc 4.3で頑張って大体
Atom 2GHz（HT） ≒ SPE 3.2GHz 2個分
程度かな

テラスケールコンピューティングを見せてやるぜ。 　 　 ∧＿∧
　　　　　　　　　　　∧＿∧　　　　　　　　　　　　　　　　　　 （´<_｀ ；）　1コア欠けてるぞ兄者
　　　　　　　　　　 （　´_ゝ`）　　　　　　　　　　　　　　　　　　/　　 ⌒i
　　　　　　　　　　／　　　＼　　　　　　　　　　　　　　　　　/ ｨ　　 |　|
　　　　　/￣￣￣￣//￣￣￣￣//￣￣￣￣//￣￣￣￣//￣￣￣￣/
＿_　＿/ Eee PC //　Aspire　//IdeaPadS// HP mini //　Wind 　 /＿＿＿＿
　　 ＼/_/￣￣￣￣//￣￣￣￣//￣￣￣￣//￣￣￣￣//￣￣￣￣/
　　 ＿ /CloudBoo//InspironM//SOTECC// DynaUX // LaVieLt /
　　 ＼/_/￣￣￣￣//￣￣￣￣//￣￣￣￣//￣￣￣￣//￣￣￣￣/
　　 ＿ / LOOX M //MebiusNJ// Vaio P //　Na01 　 // DC101 /
　　 ＼/＿＿＿＿//＿＿＿＿//＿＿＿＿//＿＿＿＿//＿＿＿＿/

1コア同士で比較するなら

Larrabee　L1 Inst. 32K + L1 Data 32K
SPE　　　　LS 256K

これがある意味対等な比較だろうね。いろんな意味で。
キャッシュは最もよく使われるメインメモリの断片情報を保持するもの。
スクラッチパッドメモリとはまったく特性が違う。


32Kは少ないって？とんでもない。
数百MBあるメインメモリのうち、そのコアで最も利用頻度の高いコードあるいはデータの読み込みを
ショートカットするための、断片の集まりです。
無駄な部分などない。
2番目に重要なコード・データは分散共有型のL2キャッシュでカバー。

256KBが全メモリ空間ってのとまったく話が違う。
キャッシュのSRAM上にデータがメインDRAMと同じ順番で連続して並んでる必要などないのですよ。

そろそろだんごへ戻そうか

メモリモデル込みで既存のx86をそのまま採用したことで、
本来ならばGPU処理では不要なはずのキャッシュコヒーレンシの維持に
けっこうな量のレイテンシとトランジスタと電力を割いている構図になっていると思うんだけどね。

定量的におねがいします。何ワット食うんですか？

ノンテンポラルロード・ストアはコヒーレント制御が必要ないことを明示できる。

ノンテンポラルロード/ストアで何ワット削減できるんですか？

L2に関してはキャッシュ断片ごとにタグを全体で同じものを持つだけですよ。特別大きな回路は必要ない。

>>234
逆だな。まずコヒーレント制御にかかる消費電力を説明すべきだ。
コヒーレント制御が発生しないのだから条件は他のスクラッチパッドと同じだと言ってるのだ。

RambusによればGDDR5はデータ転送にかかる消費電力は1GB/sあたり0.5W
100GB/s以上転送し続ければそれだけで50W食ってしまう。
もちろんチップ側のコントローラは別な。

多少キャッシュの分消費電力が増えてもキャッシュの効果である程度帯域をセーブできるなら
大局的には消費電力の削減になるのではないかという予想はできるね

ノンテンポラルだからといって、コヒーレンシ制御のコストを省略してるわけでは
ないと思うけど。まずはキャッシュにあるか調べるのだから。

片方ではノンテンポラルでコヒーレンシ制御はいらないといい、
もう片方ではキャッシュに乗るから帯域はセーブできるという。
なにか強弁してません？

コヒーレンシ制御に必要な電力は、わからないな。トランジスタ数は、
調べればわかるかも。まあ俺はLarrabee懐疑派なので、慌てない。
そのうちモノがでてくれば(あるいは出てこなければ)判明するでしょう。

ノンテンポラルとはいってもL1キャッシュを迂回するだけだね。
でもそれだけでコヒーレントの制約はなくなる。
L2キャッシュは同じリングに繋がってる分に関しては排他で分散管理されてるから
それ自体コヒーレンシは必要ないからだ。

んで、目的のデータのアドレスが他のコア上の断片にある場合、バケツリレーしていくことになる。

そういえばCore i7は、HTTが有効だと、なぜ4kBの速度が落ちるのだろうか？
L1のメモリーの大きさとは関係ないのかな？

そもそも実データの何百GB/sのトラフィックからすればコヒーレントプロトコルが使う帯域なんて多寡が知れてるよ

ここなどの結果を見ていると、HTTがONだと4kが不自然に速度が落ちているけど
何かの不具合なのかな？
http://pc.nikkeibp.co.jp/article/news/20081103/1009419/?SS=pco_imgview&FD=1184658830

>>240
メモリ帯域ベンチ？
Pen4にも2KB付近にネックがあったような。
そのへんがセットアソシエイティブ方式の限界。

Nehalemは8Wayセットアソシエイティブだったっけ？
HTが有効だと1スレッド当たり4Wayセットアソシエイティブ相当になってしまうね。

拡張Cellが得意とするような処理をやらせたらLarrabeeは演算器が
手持ち無沙汰になるんじゃないか、という話に対する見解は
「ならない」なのか
「なるかもしれないがそれはLarrabeeの短所ではない」なのかどちらなんだ

>>232
その程度の認識だからCUDAらないアプリしか出てこないわけで

Cellを置き換える必要ない、の一言だな。
大規模スパコン向けのCellのベンダーは事実上IBMくらいしかいないのだし。

スパコン向けでほぼ唯一のCellベンダーであるIBMがLarrabeeを採用するときはIBMがCellを捨てるときだ。
だからCellのホームグラウンドで張り合う必要はない。

>>243
Core i7のL1は8Wayみたいですね。Pen4と同じ理由で遅いのでしたか。
HTTがOFFだと64KBが多少ONより遅いみたいですね。
http://www.hardforum.com/showthread.php?p=1033426295

>>239
その「分散管理」というものの正体が、実はよくわからない。

256KB*16コアのL2キャッシュがラインフィル・アウトされるたびに、
16コアにブロードキャストされて、16コアでタグ更新される、というものだったら、
トータルコストはえらいことになるよね。

http://journal.mycom.co.jp/articles/2008/09/06/hotchips5/002.html
どうも分散ディレクトリがあるらしいんだが、図にはそんなもん書いてない。

http://pc.watch.impress.co.jp/docs/2008/1125/kaigai477.htm
> Larrabeeの大きなポイントの1つは、この問題を解決したことにある。
> そのカギは、タグディレクトリの構成で、それによってスケーラビリティ
> も確保している。
ここで終わってて、肝心の「どんな構成なのか」という続きがまだ書かれてない。

そのへんどうなのよ団子。

>>238
だんごに強弁するなというのは酷なことだ
封じたらものすごい寡黙になってしまうわな

>>249
>どうも分散ディレクトリがあるらしいんだが、図にはそんなもん書いてない。
tdって書いてある

1リングあたり16コアで4MBとして、その中に重複してるラインはないってことだよ。

基本的にL1キャッシュからはみ出さない限りはL2にアクセスされることはない。
GDDR5へのアクセスを軽減するには妥当なトレードオフでしょ。

タグディレクトリは共有型、キャッシュは排他構成ってのがいつぞのIntelの学会論文に出てたかな。
文献調べておく。

あ、tag-directoryか。で、図だとどうみてもper coreだけど、共有型?

MOESIのSはShareでしょ。共有できなかったら参照するだけでデータがいったりきたりで大変なことに。

全部が同じディレクトリを持って同期をとるってのはどういったらいいのかしらん

重複型?

ひとつのデータを16個持つということで、ある意味、壮大な無駄だよねえ？
4Kライン*16コアならたいしたことないのかもしれないが、
書き換え頻度が半端ないようにも思う。

やっぱり、16ノードでコヒーレンシ保ったままスケールさせるというのは、
えらい大変なことなのではないかと。

ディレクトリはデータそのものではないよ。
それに、変更した差分だけをブロードキャストすればいい。

タグディレクトリは1リングに2個って意味なんじゃないの？
コアごとにあるように見えるけど、それは複数のコアを描くのを省略しているって意味だと思ってたけど。
各コアごとにディレクトリがあって、その内容を一貫させるなら、あまり意味ないし。

まあMOESIのOが味噌なんだろうな
安藤さんの解説だけでは理解しにくい

Oを追加したんだから「MESIO」でいいんじゃないのか？

っていうとエキスポランドの隣の大学関係者がびくっとしそうだな

いやいや、普通にMESI維持するだけでも送り手も受け手も×16だからチップトータルすると
膨大だよねって話してるんで、Owned状態は関係ないでしょう。

ま、Shared状態を避けさえすればいいわけで。

しかし本当に厄介なのは同期

いやいや、「このラインは他のコアのL2が持っているか」の情報を
全コアのL2が重複して持ってるんだから、
単にラインフィルするたびにブロードキャスト相当(Ringだから、データの
流れそのものが通知を兼ねるとしても)してタグ更新×16でしょう?
そしてラインフィルは16コア分の頻度で発生するという。

同じ多コアでも、Niagaraみたいに共有L2なら、つまり独占するL1で
タイリングが収まるなら要らんコストです。

分散L2のメリットはローカルな断片に対してはフルスピードでアクセスできること。
それとも16コア分のトラフィックを捌くだけの高帯域バスを用意しろと？

タイリングが収まるL1を用意できないならば、
「コヒーレンシの維持をあきらめる」ソリューションもありますよ。
GPUの仕事を既存のx86で、既存のメモリモデルのままでやるのに必要というだけなんで。

そこまでやっても、GPUコアがOSからCPUスレッド資源として見えるわけでもないし、
Intel社員でない、x86に深くバインドされているわけではない我々には、
GPUのISA互換性など正直どうでもいいことです。

だからそうやってるだろ。
Larrabeeに限らずSSEからあるノンテンポラルロード・ストアにはモデル上コヒーレント保証がない。
一般にマルチスレッドプログラムで共有読み書きしてるブロックはどのみちアトミック操作が必要だ
逆に共有領域への非アトミック操作に順序保証は必要ないな

これは酷いｗ

movnt*の話ではないのか。

>>266
movnt*ってコヒーレントないの？なんで？

LNIの新しいSIMD命令ではメモリを引数にとる命令は全てMOVNT*相当の操作が使えるんだよ

他のスレッドが書き換えないことが解ってる領域にアクセスする場合
ノンテンポラルロード・ストアを使えばキャッシュの操作を最小限にできる

movnt*相当なら、キャッシュに留まらないだけで、コヒーレンシは維持されるよ。

この辺わかりにくいよね。ごめんね。

あのさ、違うんだよ。
問題はShadedの状態を作らないことにあるんだ。

デフォルトの動作はRead-Allocateだから、何かしらロードするとL1に確保される。
二つのコアのL1に同じアドレスラインが確保された状態になると、Sharedになり、状態確認が必要になる。


MOVNTでロードしてみ？
L1をバイパスするから、Sharedにせずにダイレクトにレジスタに値をロードできる。
コヒーレントを回避できるってのはそういうこと。

あとストアも基本Write-Allocateだろ。

Larrabeeの共有分散型のL2キャッシュccNUMAのキャッシュバージョンだと考えればいい。
コア数に応じてL2の帯域がスケールする。

「Shared」な

http://www.fudzilla.com/index.php?option=com_content&task=view&id=13523&Itemid=1

団子（鯉幟？）に補足する。

通常のロードだとL2のあるラインが既に別のコアのL1に占有されていた場合

1. L2コントローラが占有していたコアに、共有されたことを通知

2. 通知を受けたコアはExclusiveをSharedに書き換え応答を返す。もしModifiedなら保持値をL2に書き戻す。

3. ロード要求を投げたコアはL2への応答(あるいはライトバック)を待ってようやくL2からロードできる。

一方ノンテンポラルロードだと、もう片方のL1に状態確認せずにL2の値をダイレクトに読み出すことができる。

ただしもう片方のコアがL1のModified(L2に未コミット)でもそれを知る術はない
この場合、順序保証・コヒーレント保証がないってのは文字通りの意味。

共有する場合はリードオンリーで使うとか、書き変える場合アトミック操作にするとか、
プログラマが自分で規約をつくってやらないといけない。

逆に、共有データをどう自前での制御ができるのでスクラッチパッドに近い自由度と性能が出せるともいえる。
しかも重複する値をうまく共有してやることで実質256KB/coreを越えられる。

あくまで机上論だし。実際の動作は実装依存。

平常営業だよ。

つか、L1がライトバックかライトスルーかでもフローは違うとオモ。
ストリーム指向のNetBurstがライトスルーだし、帯域広いんだからLarrabeeもライトスルーでいいんじゃないかと思ったりもした。

ライトスルーにしちゃったら、リングバス埋まりっぱなしになっちゃうと思うのだけど＞ララビー

うーん、やっぱ机上計算上でもライトスルーはまずい。。。

cpuのロジックも限界に近づいてきたな。まあ、特殊な環境を除いて進化を体感出来にくくなってるし、ある種の閉塞感はあるよね。
で、こないだ自分のｐｃを遊びでオーバークロックしたんだけどE8400の3GHzがなんとFSB500の4.5GHzまでいったんだよね
熱はロードで80℃超えちゃうけど大丈夫だろうとしばらく使ってみたんだけど、
　　　　　
　　　　　　　　　　「はやい！」

もうos起動からアプリの起動まで速くてキビキビ。仮想ｐｃも速度出るし、fps重出なかった重めのエミュレータゲームも速い、とにかく速い。
ここで言う速いとは、いままで常用してたｐｃだからこそわかる相対的な速さのことね。だが明らかに体感できた。しかもかなリ大幅に。
この速さはcorei7に乗り換えてもまず体験できないだろう。
かつて熱と電力の問題で一旦は敬遠されたcpu高のクロック化だが、プラットフォーム全体で考えられた事は無かった。
ソフト次第のメニーコア全般の開発よりクロックを上げるプラットフォームをもう一度見直して行った方が満足のいく結果が得られるんじゃないだろうか？

ネットバーストの印象が悪すぎるからあれなんだが、より肥大化したコアを少し削ってもう一度高クロック化にリソースを振る様な設計は今だからこそありかも知れない。

P4からCore2だけに気をとられないでもっと長い目で見なきゃダメだよ。
Core2でも、ずっと続いている順当な電力上昇の延長線上でしかない。
P4時に急騰した変化をもっと長い期間の上昇率程度に抑えただけ

しかしね、なんだか最近はアーキテクチャ変えてもかなり性能の伸びが鈍化してると思うんだよね。それは高クロックに対して必要以上に否定的になりすぎ、
ipcの向上にひたすら開発リソースを振ってきたトレンドがそろそろ転換してもいいんじゃないのかな？

コア数減らして高クロックが出来ない理由が熱密度だということは
知っているんだろう？熱密度対策も研究されていてコスト度外視なら
いくつか方法はあるが、「Intelはfabで紙幣を印刷しているようなもの」と
言われるほど低コストでやれる方法は見つかっていないらしい

チップの純電気的な動作としてのクロックは本当は順当に
あがっているのだということは、ドライアイス、
液体窒素、なんでもありのOC大会を見ればわかる。

まずみんなの印象が変だよね、例えば4GHz越えっていうと「暑い」「消費電力大」「非効率的」という風に感じる人多いし事実そういう面もあるかも知れんがメリットも大きい。
なのにそれら高クロック化による弊害をより改善するという方向に業界がまったく向いていないというのは如何なものか？
低クロック高効率がとってもスマートという雰囲気が定着してるけどそもそもその線引きはどこでどう決まったのか不思議でしょうがない。
事実俺のｐｃはクロックを上げて気持ちがいいほど改善したのだから。

>>285
低演算効率･高クロックでも絶対性能と電力効率が用途上妥当なら問題ないのには同意。
プレスコ〜プレスラがほとんどトラウマになってるとはいえ、MAも見ずに「高クロック=爆熱=unk」なんて神話を支持してる人が多いのはなんなんだ？
Atomが出た時も「どうせTDP詐称で実用にならねえよwww」なんてネガが張られまくったし(実際チップセットがアレで大して省電力になってないけどそれは別の話)…

高クロックにするとリーク電流が増えるからか、消費電力が増えやすいからじゃないの？
だからと言って、高IPC・クロックほどほどにしようとしても、今は高IPC化のためには
トランジスタを大幅に増やす必要があるようで、結局消費電力の壁にぶち当たっているけど。

だが、cellなどは独自のシンプルな回路で高クロックを達成できている。まああれだアーキテクチャがまったく違うんで比較したら何なんだが
ようは言いたいことは結局はやり様なんじゃないかと。何でもかんでもリーク電流のせいにするんじゃなくてね。

回路シンプルにしたら、リーク電流減るってわけじゃないんだから。
TDP枠内でクロックとIPCのバランスをとって性能ができる限り高くするしかないんだし。
>>288も回路をシンプルにして、クロックは倍になったが性能は大して変わらずってのを
望んでるわけじゃないんだろ？
あと、汎用CPUで高クロック路線で高性能なのを出すなら、POWER6の方がいいよ。
CellのPPEは同クロックのPen4以下だし。
SPEを活用できなければ、10GHzになってもCore2の3GHzに適うかどうか。

定期的に ID:icYOh36a みたいな天才が現れるな。

>>282
> ipcの向上にひたすら開発リソースを振ってきたトレンドがそろそろ転換してもいいんじゃないのかな？

とっくの昔に転換してるだろ

POWER6が65nm・SOIで4.7GHzなんだが、
クロック上げるためにin-orderでIPCが低かったりして、
他を圧倒するほどの性能は出ていない。
やはりいまのトランジスタでつくる限り
パフォーマンスとコストを両立できるスイートスポットは3GHz近辺なのだろう。

メモリが速くなっていないのも問題だ。

クロックageは正義

Itanium 9150M 1.66 GHz x32
2,382,032tpmC
http://www.tpc.org/tpcc/results/tpcc_result_detail.asp?id=108120401

POWER6 5.0 GHz x32
6,085,166tpmC
http://www.tpc.org/tpcc/results/tpcc_result_detail.asp?id=108061001

そう言えばPOWER7はPOWER6よりクロックを下げる予定だったな。

Itaniumの最大構成は64Socket/64Chip/128Core
POWER6の最大構成は8Socket/32Chip/64Core

要はパラレルはシリアルにいずれ回帰するってことだろ。

人間が抜本的な改善で最初に思いつくのはパラレルだからな。だがすぐに伝達の複雑さと重いフットワークに限界が来てシリアルに戻ってくる。てか繰り返すといった方がいいのか。

人間の欲求は物理法則には勝てない。
パラレルが理解出来ない人間がミドルウェア開発の現場から淘汰されるだけだよ。
職業プログラマは並列プログラミングが出来る人間と出来ない人間の格差社会になるわけだ。

技術革新の過程において、物理上の障壁にあたるとパラレルに走り、
論理上の障壁に当たるとシリアルに走る。これを繰り返しているだけだ。
物理上の障壁がない時代においては、並列プログラミングの価値は減価する。まあ、団子のいう所の並列処理の理解が出来る人が負ける事はないのは
極めて正しいけどね。あくまでも相対的減価です。

とりあえずシリコン化合物はそろそろ限界でしょ。
2017年までには高クロックか並列か以前にムーアの法則そのものが止まると言われてる。

並列化？ んなことに時間割いてられっか
そんなことはもちろんコンパイラ屋、ミドルウェア屋、Oracleに丸投げです

アーランとかの並列化に強いといわれている言語で、単スレッドのCより速度出そうとしたら
どれくらいコアが必要なのかね？

それ以降は立体配線くらいしかないんだよね。
熱密度どうするかって問題もあるし。

Intel、というか業界の方向性は明らかだ。
SIMD命令のデータ幅を256ビット、512ビットと広げてる。
スレッドレベルでの並列度を上げるのと同時にデータレベル並列度を上げることで
1スレッドあたりの性能を引き上げる。

というか、「絶対に並列化出来ない処理」なんてどんだけあるのよ？
ソフト屋側でアルゴリズムの改良で解決するから、ハード屋は無理してクロック上げなくても結構
「人月」で数えられるコピペプログラマの都合でハード屋は動いてない。


>>301
それでいい。若い頭の良いソフト開発者が上手くラップしてくれるから、それを買うだけで良い。
ミドルウェア屋がコピペソフト屋から搾取する構造が、より進む。
神託はMSを抜くかもしれんね。

ノートPCではバッテリーと言う壁が有る
鯖やHPCではセンターの電力供給量・空調能力・電気代の壁がある

熱の問題は対処できても、消費電力の問題はどうにもならんだろ

レアメタルには単価の壁がある。

ムーアの法則が止まった世界・・・
シングルスレッド・スカラ性能を犠牲にして並列に振るとかの改悪も普通にありそうだ

>>300
そこでグラフェンですよ

5nmまでならシリコンで行けるさ
その後は原子の壁だから知らんが

シリコンに水を通して冷却とかってやってなかったっけ？

>>306
IBMかどこでもいいけど
グラフェンでテラヘルツ動作可能なCPU作って欲しいなー

2018以降はダイヤモンド半導体になって若干延命するかも

人工ダイヤはコストの問題がありすぎて
10年たっても導入できるかどうか微妙なところだと思うのだが

未来はメタマテリアルに託された

10万円のCPUにならダイヤも使えるかもしれないが
5千円のCPUには無理じゃないかな。
しかし、5千円から10万円までを同じ工場で作っているから10万円で
作れているので、別の作り方になったら10万では作れなくなる。

メタマテリアルは軍事技術（光学迷彩）と絡んでるからある意味でスケールメリットがある。
光レジスタとか素敵やん

いよいよどうにもならなくなったら、汎用プロセッサがシェア落として
専用ロジックのシェアがあがるかもな。

単に、CPUコアの平均単価が下落するだけでしょう。Atomのように。
そしてPCの進化の中心はシステムの集積に移る。Clarksdale/Arrandaleのように。

それは素材と関係なく今後もそうだと思うけど。

>>309
トランジスタがテラヘルツで動作しても配線をどうするかだなあ

団子さんの予想が外れるのは毎度のことですが、AVX 256bitの実装に関する持論は、
事実が明らかにされる前にAgner Fog氏には否定されてしまった様で(笑)
http://pc11.2ch.net/test/read.cgi/jisaku/1240477360/574
　　----------------
　　574 名前：,,・´∀｀・,,）っ-●◎○ 投稿日：2008/10/20(月) 23:28:23 ID:JOKQA1OF
　　　　糸垂らしておきますね

　　　　【Sandy Bridgeのユニット構成】
　　　　・各ALU/LSUは256-bitではなく128-bit
　　----------------
http://aceshardware.freeforums.org/post10875.html#10875
　　================
　　Because potential 256-bit instructions that cannot be split into two 128-bit instructions
　　are totally missing in the current AVX spec. All shuffle instructions, horizontal add
　　instructions, etc. are constructed so that there is no data communication across the
　　middle of the 256-bit register, even though such instructions would be highly needed.
　　================
Sandy Bridgeの詳細が公表されるまで、火病った団子さんがAgnerを叩きまくるのが見物
できそうです。

「予想」で一喜一憂しちゃうのが恥の権現マカーたる所以なんだろうな。
誰が言ったとかじゃなしに、自分の頭で考えてから投稿しようね。
考える頭もないんだろうな。
さすが教えれば中学生でもわかるようなレイテンシ・スループットの概念を理解できないだけはある。

ぶっちゃけ実在のCPUの計測にもとづいた分析にはAgnerの資料には価値があるし優秀だと思うが
残念だが将来のCPUに対する「予想」に有用性はないと思っている。

とは言っても読むべき資料すら目を通してないようだし

> "
> IntelRAVX targets a high-performance first implementation
> -256-bit Multiply, Add and Shuffle engines (2X today)
> -2nd load port
> "

ところで、この時点での「Today」はPenrynだろうけど
Shuffleのスループットに限ってはPenryn→Nehalemで既に2倍になっていますな。
256ビットではなく128ビット×2の形。

もしシャッフル演算ユニットを256ビット×1にしちゃうと、整数系オペレーションでは
YMMの上位に対する演算が行えないからNehalemから見て整数系シャッフル命令の
スループットが半分に低下してしまう。
また、2つのload port使って256ビット/clkのスループットなら、128ビット×2以外にないね。

Sandy Bridgeに限ってはデータバスは128ビットで、演算ユニットの倍増でスループットの倍増を計る方針なのがわかる。


ルーマーの意見をソースにするの辞めよう、な

> Because potential 256-bit instructions that cannot be split into
> two 128-bit instructions are totally missing in the current AVX spec.

BulldozerもSSE5が発表された時点で演算ユニットは128ビットと判明してたけど
どう説明するんだろうね？
まさかAVXが出てからCPUを1から再設計？とても2010年Q4には間に合わないね。



Agner最大の勘違いは、おそらくはVEXエンコードされた128ビットSIMDが
上位ビットを0にクリアするって動作を、演算ユニットで行われると勘違いしてることにあると思われる。

デスティネーション0になることは演算ユニットに通さなくともデコーダ通した段階で
わかるのだから、リネーム段階でゼロレジスタを参照してやればいい。
いや、VEX.128命令の後続のVEX.256命令でソースレジスタに指定されたときに初めて
上位にゼロレジスタをアロケートしてもいい。


YMM上位をゼロクリアしないレガシーSSEでは偽の依存関係が発生するってのはどう言う意味なのか
VZEROUPPER命令あたりの動作仕様をよく読んでれば、なぜこんな命令セットの
仕様にしたのかは馬鹿じゃなければわかるね。

ルーマーサイト見てればよくわかるがAgnerはただ勤勉なだけで、アホな勘違いはよくしてる。

>>319
256bitの命令で2つの128bit命令に分割できないものは
現在のAVXの仕様にはない
シャッフルや水平加算で256bitレジスタの中間を
またがってデータをやりとりすることもない

とか書いてあるように見えるんだが

しーっ！
言っちゃ駄目

権現か
ついに神様になっちゃったのね

>>324
恥大王、恥皇帝認定してからも恥の実績を重ねたペニス君には「権現」以上の表現は俺には到底不可能だ
皮肉だよな。ペニスの自論の根拠にしたレスが実は自論を否定してるものってのは。

彼は俺の意見と違うことはほとんど何も言ってない。ここではね。

> Both Intel and AMD did the same trick with the first implementations of 128-bit registers.
> They were split into two 64-bit registers. It took several years before we got true 128-bit
> registers and execution units.

IntelとAMDの両方が128ビットレジスタの最初の実装では使った同じトリックを使ってきた。
それらは2本の64ビットレジスタに分割されていた。我々が本物の128ビットレジスタと
実行ユニットを得るのには数年を要した。

> I expect to see little or no gain in performance at the execution unit stage, but a moderate
> improvement at the instruction fecth/decode stage. Instruction fetching and decoding is often
> a bottleneck on Intel processors, but not on AMD processors. What AMD will gain from
> supporting 256-bit registers in Bulldozer is probably compatibility more than speed.

実行ステージについて性能向上は少しか全く望めないが、フェッチ・デコードステージについては
緩やかな向上が望めると私は予想する。命令フェッチ・デコードはIntelのプロセッサのボトルネックだが
AMDのプロセッサではそうではない。Bulldozerの256ビットレジスタのサポートはあくまで性能よりも互換性のためだ。

> We will have to wait several years before we see true 256-bit registers and execution units,
> but it will also take several years before software that utilizes the 256-bit capabilities becomes mainstream.

我々は真の256ビットSIMDレジスタと実行ユニットを得るのに数年待たなければいけない。
しかし、ソフトウェアが256ビット機能を使うのが主流になるのにも、数年かかる。

ペニス君が示したのはコレの理由説明。

Agner曰く
> They must have been working very hard to implement all that within such a short timeschedule.
> I am sure they will implement the 256-bit vector registers as two 128-bit registers, but so will Intel.

彼らは短いスケジュール縛りの中で実装作業に大変な労力を要した。
私は256ビットレジスタが2つの128ビットレジスタで実装されるだろうと確信しているが、それはIntelも同じだろう。



んで、真逆の意味で勘違いして火病を起こしたのがペニス君クオリティ。
ペニスくんはって日本語すら駄目なのに英語読もうとしちゃ駄目だと思うよ。
小学校の算数からやり直すべきだと思う。

あとこれは全力で訂正しておく。
×Agner最大の勘違いは
◎最大の勘違いは

早速はじまってますか。
今回最大の見所は、コトの真偽より団子さんの『裏切りリスト』にAgner氏まで追加ってことで(笑)

>>322 さん
AcesHardwareの当該スレッドには、その辺の突っ込みも入っていますので読んでみる価値は
あると思いますよ。Agner氏の他、RWTのDavid Kanter氏やHans de Vries氏も議論に参加して
いますので、興味深いかと。

裏切りリスト（笑）
お前恥をどこまで重ねれば気が済むんだ？
Agnerはここで間違ったことは何も言ってない。

ちなみに>>322の訳が正しい。

1文に動詞が2つある文の訳って中学レベルだよね。
それが訳せないのがペニス脳。

・Pen3〜M, K6〜8
FADD64 + FMUL64

・CoreMA, AMD Fam.10
FADD128 + FMUL128

・Sandy Bridge
FADD128 + FMUL128 + FDP128

・Bulldozer
FMA128 * 2

真の256ビットユニットはSandy BridgeにもBulldozerにも載らないってのは誰も反論してないな。
見えないモノが見えちゃう頭の可哀想なペニス君は知らないが

DotProductの乗算機能を使えば
乗算だけ256bitのスループットが
だせないかな？

加算も128ビットだろうよ

SSE4.1のDPPDは内部的にこんな処理をしてる

【乗算】
vC = MUL_VECTOR(vA, vD);

【Permute×2】
vD = UNPACK_HIGH(vC); // { A[0]*B[0], A[0]*B[0]}
vE = UNPACK_LOW(vC); // { A[1]*B[1], A[1]*B[1] }

【加算】
vC = ADD_VECTOR(vA, vD);


内積専用ユニットではこれを一括でできると思われる。
しかもPermuteを省いて3つめのソースベクトルを取れるようにすれば
そのまんま垂直積和算ユニットとして使える。

で、この場合だと浮動小数のピークは
256ビット乗算＋128ビット加算（6DP）
128ビット乗算＋256ビット加算（6DP）
128ビット乗算＋128ビット加算＋128ビット内積（7DP）


一方Bulldozerはこうだね。
128ビット乗算＋128ビット加算　（4DP）
256ビット乗算　（4DP）
256ビット加算　（4DP）
128ビット乗算＋128ビット積和算　（6DP）
128ビット積和算＋128ビット加算　（6DP）
256ビット積和算　（8DP）

VDPPSはどのみち内積ユニット1回ではこなせないだろうね。
水平加算が2回要る。


×vC = ADD_VECTOR(vA, vD);

vDest = ADD_VECTOR(vD, vE);

で、Agner Fogの見解は128ビットニコイチで
去年からの団子の指摘と一致したわけだが

MACオタはなにが言いたいんだ？裏切られたのはお前じゃないのか？

むしろ当たり前すぎ。ルーマー連中のレベルが低いんだよ。
整数論理演算ならCore 2の時点である意味384ビット、加減算でも256ビット相当なんだぜ？
128ビット×2でスループット2倍なんて想定内すぐる。

cpu、メモリ＋ストレージ、gpu、が全てオンダイになると「ワンチップpc」みたいなもんになるのか？
という事は携帯とpcはいずれ同じ物になるという事でよろしいのかな？

意味不明

昔、特にオーディオマニアでもない人が窮屈な住まいに大きな（でもそんなに
高価じゃない）ステレオを置いているのは珍しくなかった。
大きなスーパーのステレオ売り場も盛況、広告もあちこちに。
いまラジカセやミニコンポからもう一歩踏み出す人は非常に少ない。

パソコンも、携帯やNetBook（その進化後継）程度のものから
もう一歩先に手を出す人はどんどん減って行くだろう

誰かイースオンラインやってる奴いる？

今のヤクルトスワローズに技術的見所は無いな。

>>320
>「予想」で一喜一憂しちゃうのが恥の権現マカーたる所以なんだろうな。

Macヲタはマカーじゃないよ
だって、Macを所有したことがないんだもんw

所有者だけどジョブズはいい加減氏ねばいいと思うよ

Nehalemに続いてSandyBridgeでもフェッチとデコードは改良せず放置？
Penrynから変わらないってのも寂しいな

トレースキャッシュの増強で済ませると思うが
PARROTはまだ無理なんだろうな

デコーダは改良してるでしょ。AVX追加してるんだし。
逆にAVX追加したからこそ、それ以外にフロントエンドを大幅にリッチにすることはできないはず。
新命令を使うことで命令長そのものを圧縮できるんだから、しばらくそれで我慢してくれって
意向が窺い知れる。


ところでFMAはSandy Bridge世代で試験的に実装されるのではないかと思ってるんだが。
有効にされないだけで。
4オペランド仕様が3オペランドになったことで、is4フィールドの解釈をしなくてよくなるので
前倒しでの実装はしやすくなる。
内積（積和算）ユニットは垂直積和算で4DP発行できるキャパがあるのにサポートされるまで
3DPしか発行できない、となれば前倒しには必然性がある。

んで、AMDの様子を見てイネーブリングかな

あ、そうか・・・AVX向けにデコーダは拡張しないといけないのか
でもフェッチの幅が狭いままでも大丈夫なんだろうか
頓珍漢なこと言ってたらｽﾏｿ

既存SIMDコードをAVXに書き換えるだけでコード長短縮するから大丈夫だろ

とりあえずSIMD命令のネックの一つが命令長ってのは
1バイト短くなるだけでも結構効果はある

Atomの場合
http://dango.chu.jp/tripper/20090429.html#p01

貫通ビアで多積層のダイを上下に配線する技術の目処が立ったそうだ。

それ先月あたりに聞いた気がする
でも結局放熱はどうすることになったんだっけ

例の水冷

熱限界に達してないセグメントで
低コスト高パフォーマンスの実現に役立つな。

Larrabeeだけにしか使えない予感

Larrabeeをダイスタッキングしてどうすんの？RAMと広帯域で接続するの？必要ないよ。

むしろLarrabeeこそ要る。

Larrabeeは熱限界までコア詰め込まないと性能追い付かないから
メモリスタックする余裕なぞありません。

は？

NV厨はスルーで

従来のx86最大の熱源はデコーダやその前側。
AtomとかLarrabeeは命令数レベル並列度は低い(ピーク2命令)から
相対的に見て熱密度はそんなに上がらないんだよ。

まったく関係ない話だけど、
CeleronD　3.2GhzとC2D E4500
なら、
E4500のほうが高性能だよね？

死ね

けんかいくない

うるせ〜ヴぁ〜か
おまえの母さん出ベソ

Globalなんとか絡みの、ライセンス契約打ち切り期限がもうすぐだけど
表面上では何の進展もないね。どうなってんの？

元がただのイチャモン

EU独禁法違反でそれどころじゃないんじゃねーの

>>361
それはx86 CPUの中で比べた場合で、Larrabeeの計算量あたりの
発熱はGPUより激しいかと。

欧州委、独禁法違反でインテルに巨額制裁金へ…ＭＳ超えか

5月11日10時26分配信 読売新聞
【ロンドン＝是枝智】欧州連合（ＥＵ）の執行機関である欧州委員会が半導体世界最大手の米インテルに対し、
コンピューターの中央演算処理装置（ＣＰＵ）市場での支配的な地位を乱用しＥＵ競争法（独占禁止法）に違反したとの判断を強め、巨額の制裁金を科す見通しとなった。
１３日にも決定する。ロイター通信などが伝えた。
欧州委は２００８年２月、ソフトウエア世界最大手の米マイクロソフトに対し、欧州委の命令に従わなかったとして８億９９００万ユーロ（約１２００億円）の制裁金を科した。
インテルに対する制裁金は、単独事案として過去最高だったマイクロソフトへの制裁金額を上回る可能性がある。
インテルは複数のパソコンメーカーに自社のＣＰＵを搭載するよう圧力をかけたほか、ライバル社である米ＡＭＤの製品を
搭載するパソコンの生産を遅らすようメーカーにリベートを支払った疑いなどが持たれている。

http://headlines.yahoo.co.jp/hl?a=20090511-00000285-yom-bus_all

HP社長、Intelからの圧力を「頭に銃を突きつけられている」

「Dell、ソニー、東芝、Gateway、日立などの主要顧客にIntelとの独占取引を強制し、
その見返りに現金の提供、差別的価格設定、またはAMDを排除することを条件としたマーケティング奨励金を支給した」。

その結果、ソニーのケースでは、2002年に23%だったソニー製品におけるAMD製品のシェアが2003年に8%となり、その後AMD製品の採用が打ち切られた。
また、顧客のAMD製品の採用などに関して、 Intelが報復措置をほのめかしたことについても言及している。
2000年に当時Compaq(現HP)のCEOだったMichael Capellas氏は、Intelからの圧力を「頭に銃を突きつけられている」と言い表して、AMDに購入中止を伝えたという。
http://journal.mycom.co.jp/news/2005/06/29/101.html

違反行為の概要は、インテルが2002年5月頃以降、国内PCメーカーのインテル製CPUの割合を最大化することを目的として、
国内PCメーカー5社に対して3つの条件を提示し、それを満たすことでインテル製CPUにかかる割り戻し、もしくは資金提供を行なうと約束したもの。

インテルが割り戻し、もしくは資金提供を行なう条件は、
(1)インテル製CPUの割合を100%とすること、(2)インテル製CPUの割合を90% とし、他社製CPUの割合を10%に抑えること、
(3)各メーカーの生産モデルが比較的多いシリーズに属するすべてのモデルで他社製CPUを採用しないこと、の3つ。

2002年には日本AMD/トランスメタの合計シェアが24%であったのに対し、2003年には11%まで落ち込んだ。
公取委はインテルが提示したこれらの条件によって、日本AMD/トランスメタのシェアが低下したものと判断した。
http://pc.watch.impress.co.jp/docs/2005/0308/intel2.htm

>>369
君の意見は所詮感情論だな
GPUメモリコントローラにどれだけ発熱が集中するか知ってるの？
GDDR5の「4GHz」のコントローラにがどんだけ発熱するのか。

額の広さほどよりまだ小さいメモリを何百スレッドで共有して、常にメモリコントローラに負荷をかけ続ける
今のGPUがどんだけ熱設計おかしいと思ってるんだよ
何百プロセッサエレメント分のデータフローを集中的に一つのメモコンで捌くってのがまずあり得ない。
Larrabeeはキャッシュを使うことで帯域をセーブする。

Intelが研究してるスタックメモリはスモールコア単位で分散管理する、いわゆるNUMA構成なので
大規模集中型に比べて熱はだいたい均一に分散される。
まさにLarrabee向けだよ。

>>369
何を根拠にそんなこと言ってるんだ？
Green500にスコアが登録されたわけでもないのに

一つのメモコン？

http://www.rambus.com/jp/products/xdr2/xdr2_vs_gddr5.html
100GB/sでメモリの「転送」するだけで50W以上は平気で食っちまうよ。
勿論これメモリだけの消費電力なんで、ダイ側そしてカード全体の消費電力は推して知るべし。
これ以上帯域増やす？寝ぼけたことをいいなさんな。
KW単位の電源規格が必要になるから。

帯域が上げられないので演算ユニットが余る。
それでGPGPUなんだろ？実に打算的なアーキテクチャだよ。

小規模なコントローラで分散管理したほうが電力も（当然発熱も）セーブできるよ。

少なくとも3Dに関してはタイルレンダで大域セーブが上手く働くなんてのは夢物語だ。

つまりこれは嘘か
ttp://pc.watch.impress.co.jp/docs/2008/1111/kaigai_9.jpg

>>374
ダイ全体で一つと言う意味ではない。メモコン1基あたりのSP数を見て見れ。
キャッシュでもあるならある程度帯域をセーブできるが、
殆ど無いからトラフィックだだ漏れ。

>>371
そういえば2004年に買ったノートのグラフィックはATIだったな

GPUはTDPの上限をメモリ帯域に食われていくからロジックが増やせないジレンマで性能が上がらない時代に突入してる
キャッシュを駆使してタイルレンダで帯域をセーブしていくしか、どのみち活路はない。
キャッシュを増やせば汎用コンピューティングの性能も上がる。悪かないよ。

問題は、いかに配置するかだ。
一つのキャッシュコントローラに複数コアのアクセスが集中するようでは元も子もない

しらね
おれらはメモリバス幅で選ぶ

なんでこのスレに居るのかわからない

団子は帯域幅の話が出ると「Larrabeeはキャッシュで帯域を節約する」といい、
キャッシュのコヒーレンシ維持の話が出ると「Larrabeeはノンテンポラルロード/ストアで
キャッシュはスルーする」と言ってる気がするんだが。

消費電力で帯域が上げられない？それこそSI貫通が実用に向けて急ピッチで進んでいるのでは。

>急ピッチで進んでいる
え、最近何か進展あったのか？ソースは？

>団子は帯域幅の話が出ると「Larrabeeはキャッシュで帯域を節約する」といい、
>キャッシュのコヒーレンシ維持の話が出ると「Larrabeeはノンテンポラルロード/ストアで
>キャッシュはスルーする」と言ってる気がするんだが。
全てのロード/ストアをノンテンポラルにするわけじゃないし…
つかSIGGRAPH2008の発表でいくつかのワークロードにおけるスケーラビリティを検証して公開しているわけだが。
そこでレンダリングではほぼ完璧なスケーラビリティが得られることはわかっている。
あとさ、POWER5なんかはリングバスでキャッシュのコヒーレンスやってるがちゃんと性能出てたよね。
(POWER5のバスはオフダイ, オフパッケージなのでLRBよりはるかに低速)
要するに実装次第。そしてLRBのそれはまだ完全には明かされていない。

>>383
はい？
ノンテンポラルロード・ストアは主にL1をスルーするためのものですよ。
L2は1リングで一つの空間です。

コヒーレントを取らないといけないのは主にL1です。L1をスルーするなら必要ないんですよ。
リング間のコヒーレントは・・・まあ今のところ言及しないことにする。

君は人の話を理解する能力が欠如してますよ。

メモリ帯域が増やせないのはダイサイズの壁が大きいと思われ
メモリの高速化が微細化ペースに追いつかないってのが大本だけど

別々の変数領域を割り当てて独立ローカルメモリとして使うべきなのはL1データ。
L1命令キャッシュはほぼ無条件に共有できる。
なぜなら、（普通は）命令列を書き換えないものとみなしているから。

ノンテンポラルロードに関しては、movntdqa×4で4本のレジスタにロードして
スレッドローカルな変数領域にコピーして使うとか、使い方のサンプルがある。
ちなみにLarrabeeではそれぞれ1回のノンテンポラルロード・通常のストアですみます。
1キャッシュライン64バイトとして1ベクトルぶんと一致するからね。

>>386
たとえばTDPが300Wフルに使えてもメモリで100W食うとしたら残り200Wしか使えないよ。
ニコイチGPUならすぐ枯渇するね。

1SMあたり大体16ワープ・512スレッドは動くGeForceと、たかだか4スレッドしか動かないLarrabeeでは
各ワークセットあたりのローカルメモリ容量はえらく違うのでは？
汎用処理をやらせても必然的にVRAM帯域依存度が高くなるのは前者。

むしろVRAMのレイテンシを隠蔽するためにスレッド数を増やしてるとも言える

>>385
＞ リング間のコヒーレントは・・・まあ今のところ言及しないことにする。
LarraはL2がコア独立だからそこは言わずに済ます所じゃないのでは。

だから同一リング内では普通の共有L2キャッシュと同じだって。
リングtoリングは別。

各L2断片は互いに排他構造で重複したエントリを持たない
。
論理的に1つのキャッシュ空間だから当たり前だけど。

コア毎に入出力ポートがあって、ローカルで持ってるエントリを参照するときに最大の性能を発揮する。
これが集中型のキャッシュだと、16コアのアクセスを一つのコントローラで
捌かないといけないので1コアあたりの帯域が落ちる。
更に長いキューが必要になりレイテンシも大きくなる。
結果として効率的にトラフィック捌くのに分散共有が最もベストな選択。

L2のパーティション越境ってそんなにペナルティ軽く作れるものなのかな

まさに分散L2がララのブレイクスルーなんだけど、まだ詳細不明なんだよね。
コヒーレンシを維持する16個の独立したキャッシュ、というのは
そう簡単なことではないと思うんだけど。

だから各コアにタグディレクトリを配置したんでしょ

>>394
単に各コアに配置しただけだと、タグディレクトリ更新のトータルコストは
*16で半端ないものに。
それが普通のメニーコアで帯域犠牲にして共有キャッシュを選ぶ理由。

ディレクトリってメモリコントローラーが持つと思ってたんだが
タグディレクトリって何だ？
普通にスヌープするよりトラフィックが減るんだろうけど理屈がさっぱりわからん

http://pc.watch.impress.co.jp/docs/2008/1217/kaigai481.htm
Larrabeeのキャッシュについてだと、日本語だとこれが一番書いてあると思うんだけど、
どういう仕組みか読んでもさっぱりわからない。

http://forum.beyond3d.com/showthread.php?p=1292316#post1292316
Larrabee Die-Shot - Analyze this

>>398
32コアですか…案外少なくて大サイズは大きいような。
　32 [core] x 1 [GHz] x 16 [way SIMD] x 2 [積和] = 1,024 [GFlops]
動作クロック1GHzで"Teraflops on chip"ということなのでしょうか？

8 texture unitsとか書かれてるが
ローエンド以下じゃないか･･･

そんなことをいったらGT200やRV770は10 unit

ユニットの個数だけでスループットは計れない
てか、ダイ全体がでかいのであまり大きさは目立たないが、テクスチャユニットの占める面積は相当大きい

むしろ噛みつくところはいっぱいあるだろ
たとえばテッセレータがない、とか

現在のミドル以上のGPUはすでにメモリ帯域が不足して
理論値ほどのパフォーマンスはでないそうだが。

>たとえばテッセレータがない、とか

シェーダもROPも全部x86コアでやるんだからある訳ないじゃん

全部ソフトウェアでやるよ、だっけか

http://pc.watch.impress.co.jp/docs/column/kaigai/20090513_168291.html
> 2010年代の100コアCPU時代に向けて走るCPUメーカー

関連記事にはこれを入れて欲しかった。
http://pc.watch.impress.co.jp/docs/2003/0227/kaigai01.htm
> Prescott/Tejasは5GHz台、65nmのNehalemは10GHz以上に

>>406
NvidiaはSPをコアとか言い出して
240コアですとか言っちゃってるんだぞｗ

記事に書かれている通り、スループットコンピューティングをターゲットにしたメニーコア
なんぞは用途が限られていてボリュームが出ない。ボリュームが出なければ、ハイエンドを
除いて駆逐されてしまう。

コア数はせいぜいクアッドにとどめて、余ったTDP枠はメモリスタックに
振り向けるのがコストパフォーマンス的に妥当な解ではなかろうか。
スループットコンピューティングも、それを並べてやれば済むのである。

>>407
広義で言えばコアっちゃあコアだね。

かなりの割合のプログラムは、オンダイキャッシュを現状より増やしても
たいしてスピードが上がらない。スピードが上がるようなプログラムは、
それこそ基板いっぱいになるくらいのメモリチップを欲するケースが多い。

スタックできる容量は、基板上でプロセッサの周囲に並べられる
チップの数には及ばない。チップスタックは速度でオンダイキャッシュに
及ばす容量で外付けチップに及ばない。チップスタックの速度と容量に
ジャストミートするプログラムももちろんあるだろうが、
何にでも大きな恩恵があるわけじゃない

やはりシリアル能力を上げなければ駄目だ。それが絶対的な真理だからだ。
シリコン化合物ではもう見込みは無い。コアが100あろうが200あろうが時間稼ぎにしか過ぎない。
量子コンピューティングの確立を急ぐべし。

量子コンとか実用化しちゃったらパスワードの入力が大変になる悪寒

>>279みたいな書き込みも結局いまだに一般人にとって恩恵があるのは
シングルスレッド速度向上って事を示してるな。無い物ねだりだけどさ。
量子コンピュータはむしろ超超超並列じゃない？（笑）

量子コンピュータは、全ての状態の重ね合わせを使い一度の処理で
全ての入力パターンの試行を終えた事にできるみたいな話だから
広い意味ではパラレルの一種。並列度連続無限？
劇的に効果のある課題がある一方でやっぱり向いていない問題もある。
というか、ある課題が量子コンピュータに
向いているかどうか判定すること自体が研究成果になる

インテルのオッテリーニCEO、「SPARCの迷走はItaniumにとってチャンス」
http://www.computerworld.jp/topics/srv/145369.html

量子コンピュータって素因数分解以外に使い道見つかったの？
せめてNP問題くらいは解けないとね。

それはソフトウェアの問題だろ

いや、計算モデルの問題だろ？
原理的に量子コンピュータがNP完全問題を多項式時間で解けないって可能性も有るし。

【技術】 "１０年ぶりに、日本が世界最速ＣＰＵ開発" 富士通、新ＣＰＵ「ビーナス」開発に成功
http://tsushima.2ch.net/test/read.cgi/newsplus/1242219022/
★富士通、世界最速のＣＰＵ開発　１秒間に１２８０億回計算

・富士通は１３日、世界最速の中央演算処理装置（ＣＰＵ）の開発に成功し、試作品を完成させた
　ことを明らかにした。ＣＰＵはコンピューターの心臓部としてデータ処理機能を担う電子部品で、
　日本メーカーが最速品を開発したのは、同じく富士通が成功した１９９９年以来、１０年ぶり。

　同社が開発したのは１秒間に１２８０億回の計算が可能で、これまで最速だった米インテル製の
　２・５倍の速さだという。

　新ＣＰＵは「ビーナス」と呼ばれ、回路線幅の微細化技術を駆使して回路の集積度を高め、
　計算のスピードを速めた。来年度の稼働を目指す理化学研究所の次世代スーパーコンピューターに
　搭載される可能性があるといい、データ処理量が膨大な新薬開発などに威力を発揮することが
　期待されている。
　http://www.sanyo.oni.co.jp/newsk/2009/05/13/20090513010008511.html

※画像：富士通が開発に成功した世界最速のＣＰＵを敷き詰めた基板
　http://www.sanyo.oni.co.jp/newsk/2009/05/13/2009051301000880.jpg

こっちのが良いか。
【i7*2.5】日本製世界最速CPU-Venus- 【intel涙目】
http://pc11.2ch.net/test/read.cgi/jisaku/1242206371/
富士通っていうとFR-VというVLIW(超長命令語)のアーキテクチャ作ってたが、VenusはSPARC64かぁつまらん。

だいたいOSが多様化されんのはユーザーに責任がある。

突然なにを言い出すんだ

エンドユーザーはね、楽をしたいがために不便を受け入れているんだよ。

何と戦ってんの

ユーザーにもう少し未知なる物を噛み砕こうとする勤勉さと好奇心があればここまでx86に縛られることも無かった。
またそれに付け入るintelのビジネスモデルも堅牢ではなく、業界の進歩の足かせはぐっと小さかったはずだ.

少しでも楽したいという人間の怠慢さがいつまでたっても楽できない負のスパイラルに落ち入っている。まったく馬鹿な連中だと思うよ。

>>１２８０億回
ってのはスカラーけいさんのことかえ?

とりあえず社会に出れID:fx9laHMq

企業に入ればPC＝クライアント端末ごとの（空間および時間軸での）差異が無いほど
一様であればあるほどITコストを抑えられるということを実感できる

>>428
ずーっと良い物は無い。あらゆる事象は必ず劣化してくる。大切なのは努力によって短時間で乗りこなしバランスよく切り替えていく事だ。
画一化して、継承して、微小な改善を申し訳程度に繰り返す事を効率を正当化することは愚の骨頂。あなたこそ資本主義の本質を理解していない。

>>429
プロの経営コンサルの方ですか？
これまで実績を教えていただけますでしょうか。

数年前まで、x86の資産価値を一番過小評価してたのはIntel自身だったんだけどね。
とりあえずItaniumって全然速くないじゃん

>>423
まだ自分がPCに疎かった時に、いわゆるTIPSをたくさん知っている友人がいて
詳しいねと言ったら、知っている方が楽ができるからだ、といわれた。

目先の楽を選んでトータルでは全然楽をしたことに
なっていない人間にはなるまいと思った

愛と勇気じゃごはんは食えないな

＞いわゆるTIPSをたくさん知っている友人がいて

どーせその“たくさん”の中には
女性を攻略するTIPSや出世争いで勝つTIPSは含まれていないんだろ

>>429
http://www.google.co.jp/search?hl=ja&q=%E6%A5%AD%E5%8B%99+%E5%8A%B9%E7%8E%87%E5%8C%96+OR+%E6%A8%99%E6%BA%96%E5%8C%96
ぐぐる先生でヒットする専門家を上回る論をお持ちのようですので、
ぜひ貴方様の御高説の書籍化を検討されてはいかがでしょうか。

二次元の女性を攻略するTIPSなら完璧ですが。

キャッシュに関してはもうDRAMモジュールの上に1GBあたり16MBぐらい
SRAM積まないとどうにもならんだろ。

>>437
もう各DRAMチップにCPUを1コアずつ積んでしまえ。
おそらくCPUと記憶領域の配置についてほとんどあらゆるトポロジーの
システムに関してそれぞれ分析した論文が既にあるはず

45nmでSRAMモジュール作ればオールSRAMコンピュータとか
できそうだけどね。消費電力とRAMの値段がすごくなりそうだが。

欧州委員会、独占禁止法違反でIntelに10億ユーロの罰金
〜Intelは即座に異議を申し立て

5月13日(現地時間)発表

欧州委員会は13日(現地時間)、米Intelに対し独占禁止法違反の罪で10億6,000万ユーロ(約1,400億円)の罰金を科す判決を下した。
委員会は、2002年から2007年の間に、IntelがPCメーカーや販売業者に対し、違法なリベートを渡すなど、支配的立場を利用し、x86 CPU市場からAMDを排除するため、
違法で非競争的な慣行を働いたと判断。独占禁止法違反の罪で罰金を科すとともに、これらの違法行為を中止する命令を下した。
これに対しIntelは即日、異議を申し立てる声明を発表した。同社社長兼最高経営責任者のポール・オッテリーニ氏は
「我々は委員会の決定に異議を唱える。この決定は間違っており、継続的な革新、製品の性能改善および価格の引き下げによって性格づけられる非常に競争的なマイクロプロセッサ市場の現実を無視している」とコメント。
また「我々が製品の価格を他社よりも大幅に引き下げられるのは、製造および技術開発において継続的な投資と革新を行なっているため」と述べ、不当なダンピングは行なっていないとの意見を表明している。

http://pc.watch.impress.co.jp/docs/news/20090514_168509.html

不当廉売はしないけどOEMは脅すんですねわかります。

またアンチスレ一杯立てるんだね君たち(･´ω｀･)

>>429
君の持論がx86が勝ち得てきた理由だよ。

80年代から90年代にかけてRISCはディレイスロットやレジスタウィンドウなどの概念を採り入れ
高クロックで動作し、圧倒的な性能を得ることで当時の賞賛を勝ち得たが、時代にはついていけずに淘汰された。

x86は遅いけど安くて大量に出回ったから支持されたが、汎用スーパースカラプロセッサの中じゃ
今じゃ１・２を競うほど速いから大規模クラスタにも使われてる。
速くなれたのは、抽象度の高い命令セットアーキテクチャほどハードの実装方法の変化に対応しやすいからだよ。

RISC(正確には旧RISC)で影響力があるのは、もはやCISCと化したARMとか、PowerPCくらいしかない。

また訴えられたか。intelはあらゆることに用意周到すぎるんだよ。
侮らず怠らずという精神は理解できるが、共感共存共栄という配慮にまったく欠けている。
大抵の企業は自然と隙が生まれ、価値観の違う者同士うまく共存できるものだがintelはそれすら
自身でコントロールしようとするから支配的に写り必要以上に拒絶反応を生ませてしまう。
intelの人間は余計なことをし過ぎずにもっと自分の仕事を全うしなさい。

>>443
>速くなれたのは、抽象度の高い命令セットアーキテクチャほどハードの実装方法の変化に対応しやすいからだよ

それ以上に、お金の掛け方が全然違うし

あの時はINTELはうんこCPUしか売ってなかったからなー
今のINTELが存在しているのは過去のライバル会社への嫌がらせ、屍の上に立っている

>>444
訴えられたんじゃなくて判決が下ったんだけど。
競争を阻害する行為じゃなければ、用意周到でも支配的でも問題ないでしょ。
あと視点が低いのに上から物を言うとカッコ悪く見えるよ。

今回のは委員会が判断して、制裁金を課しただけだろう？
PCWatchは判決って書いてるけど、欧州委員会って行政部門だから判決っておかしい。
今回の制裁金に対して提訴してから欧州裁判所にかかるから、判決はまだ出てない。

イノベーションと独占の両面で市場支配を怠らないんだから
本当にパラノイアだよな。

>>448
> 行政部門だから判決っておかしい。
言われてみればそうね。今回のニュースは命令が下ったって話か。

結局メニーコアでぶん回すのがいいんですね。
Flashは再生支援きかないし。

ｉｎｔｅｌってまだこんなことやってんの？懲りないねえｗ。しょーも無い企業だな。

>>449
ほんと、偏執的にもほどがある。ちょっと異常だよな。

>>445
金持ちIntelがx86の柵から解放された素晴らしいアーキテクチャ（笑）何度もでっちあげたけど
ことごとく性能が出ずに終わってるんだよね。

結局の所x86の命令セットには潜在的にパフォーマンスの優位性があるってことだ。

そりゃ結局x86の方に投資が回されてたからでしょ
互換メーカーとの競争もあってIntelも投資の手を緩めるわけにはいかなかったし

Itaniumにどんだけ金回されたと思ってやがる

Itaniumは変えすぎたんだと思うよ。
一つ一つx86の悪いところを潰して新アーキ作ればx86以上のパフォーマンスだすのは簡単だったろ。どの程度良くなるかは知らんが。

Opcode体系を見直すくらいならx86を辞めなくてもできる。
AVXでSSEのエンコーディングを見直そうとしてるだろ？

というか、SIMD命令を強化すればするほど命令セットの汚さは
相対的にペナルティは少なくなるんだ。
で、単純な命令ほど短いというメリットが残る。

一方IPFは16バイトのバンドルに3つのRISC命令相当のオペレーションが入るのみ。
たとえ2スロットがNOPでも16バイトきっちり食っちまうんだぜ。
そのせいでキャッシュ利用効率が悪い。

ARMは命令長4バイトだけどThumb命令で部分的に2バイトにして
トータルで命令列の長さを節約してるだろ？
デコードコストを別にすれば、命令サイズを高機能な命令は長くとり
シンプルな命令には短くとるってのが一番無駄が無い。

複数の命令を同時にデコードする回路へのペナルティが分かってないなあ。
あまりにも自由長過ぎて効率落ちてるんだけどね。
簡単に命令の長さが分かり、少ない種類の命令長しかなく、一命令当たりの
バイト数が長すぎないのが良いアーキテクチャと空論を言ってみる。

現状、命令の切り出ししてからキューイングしてデコーダに投入してるねCore MAでは。
x86自体は可変長命令セットの中では命令長の検出はしやすいほうだよ。
ModRMを見ただけでSIB+DISPバイトのサイズがわかる。
命令の前半部分はModRMの位置が解りやすければより良い。
SSEはそうなってなくて、AVXでそうなるようにしたついでにオペランド数を拡張した。

ARMはThumbと通常命令の切り替えにステート切替命令を必要とするので
5バイト以上のSIMD命令と2バイトのスカラ命令を並列に実行するLarrabeeみたいな
非対称型2WayスーパースカラプロセッサはARMみたいな命令セットの範疇では無理だったりする。

つまり２バイト固定長のSH最強ということですねわかります。

>>456
IPFは外から金が入ってくる
http://www.itmedia.co.jp/enterprise/articles/0412/17/news013.html
http://itpro.nikkeibp.co.jp/article/COLUMN/20060329/233762/

HPは共犯だから降りるに降りられないだけでしょ。
インテルがその気なら今すぐにでも切りたいんじゃないか？ｗ

まあIA64の名前返上した時点で見捨ててるだろう。

可変長命令は1バイト目に長さ情報を持ってるってのが一番命令の切り分けがしやすい。
x86は部分的にはそういう風になってるが、SSE2以降がグダグタ。
x64のREXプリフィクスもある意味害悪の一つ。

intel cpuに格付けを導入したね。
http://www.dos-v.biz/images/stories/other/2009/IntelCPUkakuduke.png
i7とQX9000番が同列ってのが解せんが。

>>465
もう1ヶ月くらい前の話じゃね？

ドイツのCt誌のオンライン版で、先日のVisual Computing Institute開設式典で仕入れた
話が出ています。いくつか新情報もあるようで。
http://www.heise.de/newsticker/Intel-Many-Core-Prozessor-Larrabee-kommt-erst-2010--/meldung/137820
　・Larrabe SDKは一部開発者に配布されている
　・チップ自体はまだIntel内部で[ファーストシリコンを？]デバッグ中
　・現在のスケジュールで、もっともスムーズに開発が進んだ場合でもLarrabee搭載製品は
　　2010前半までは登場しない。
　・32-core版は、単精度ピーク2TFlops [MACオタ注: 従って2GHzで確定？]

最初の三つはIntelのMicroprocessor Labを率いるJoseph Schultzの言として書かれていますが、
最後のは記者が勝手に挿入しただけかも…

英文で概要が読みたい方は、2次情報のTGDaily記事をどうぞ。
http://www.tgdaily.com/content/view/42452/135/

OracleのSun買収でItaniumはTukwila(かPoulson)が最後な気がしている
蚊帳の外のHP、OracleとIBMの一騎討ち、で
UNIXサーバーの世界もいよいよ統一路線に入ったのでは？
HP, MS, Intelの大連立が成立すれば話は別だが

MSはSUSEを持ってるし、インテルもMSが気に入らないからLinuxにもそれなりに貢献してる。
漁夫の利を得られるのはLinuxじゃないかな。

HPはHP-UXをx64にポートしないのかね？

若い内からwindowsなんて使ってちゃ駄目だよ。若者はもっとLinux使わなきゃ。
ｗｉｎｄｏｗｓは歳食ってからでいいんだよ、つまんないosなんだから。
若者はもっとLinuxで発想力豊かに色々ビルドしてかなきゃ駄目。もっと自由にもっと伸び伸びと。
windowsなんて頭がカチカチにしぼんじゃったおじいちゃんが、物覚えが悪くなったから仕方なしに使うosなんだから。
わかったかい？

若いなら*BSDにしとけ。L犬xなんぞ眼が腐る。ソースコードのないOSは論外。

というのはさておき、ララが来年に2TFlopsなら悪くないような気がしてきた。
でもきっと遅れるんだろうなあ……

ItaniumがこれまでSPARCやPOWERを喰ってこられたのは
Oracle DBとHP-UXのタッグがあったからなんだよね
OracleもMySQLもDB2も敵に回しちゃってどうするんだろうねマジで

そしてUNIXサーバー界に絶対王者が君臨すれば下手すりゃx86まで危うくなりかねない気もする
…流石にこれは妄想しすぎかな？

そこでPostgreSQLの時代到来ですよ。

MySQLは・・・もうOracleに潰されるだろ。
Mariaが実質後継だろう。

>>473
GT300とガチンコでぶつかるじゃないか
ある意味楽しみだなｗ

いやどうかな、GT300はかなり気合入ってるようだし

512コアだっけ
1.4GHz未満ならピーク単精度性能すらLarrabeeに負ける

いいや数じゃなくてさ

PCゲームは単純に政治力で決まるだろ。

mimdらしいね
GT300

でもさ、Ｌａｒｒａｂｅｅって歩留まりめちゃくちゃ悪そう。北森の記事だと上から下までラインナップ揃えるみたいだけどそれって・・・
まあそういう事だわなｗ

ららびーが2T Flops本当に出せるなら面白そうだな。
出るころには２大GPUも進歩してそうだけど。

ATIは進歩しないんじゃないかな

>>482
1〜2コア使えなくとも下位モデルとして使えるから結果的に高いだろ

8core単位じゃないかな
殺すのは

ウェハ1枚から取れるので、32コア全部選別通るのって3〜4個だったりして。ハイエンドの値段はちょっと覚悟した方がいいかもね。

というか、32コア品を出荷するためのダイを本当に32コア丁度を
並べた設計で製造するのか、冗長のコアを配置せずに

30コア程度取れるなら十分だろう。

>>487
2007年の時点で相当高い歩留りを達成しているわけで
ttp://www.geocities.jp/andosprocinfo/wadai07/20070922.htm
ダイサイズ700mm^2 欠陥密度0.2個/cm^2で計算しても20個以上は採られる計算

>>488
冗長コアとか区別する必要あるの？

GPUメーカはTSMCの40nm歩留まり次第か。

>>482
8コア、16コア、32コアを別々に設計しているでしょ

それはどうかな

Larrabee　30800　GTX
Larrabee　51600　GTX
Larrabee　73200　GTX
とかかもよ？

ナンバリングは
1番目：3→8コア、5→16コア、7→32コア
2・3番目：生きているコア数
4・5番目：は特に意味無し
最後の英字3桁は動作クロックで、クロックが高い順にGTX-GTS-GT・・・と言う感じで

でもこれだと長いから半年ぐらいで改名される

物凄い馬鹿っぽい疑問なんだけど、Larrabeeの製品名ってどうなるんだろう。
Core,Atomときたから、何か抽象的で、いっぱい並んでいるのをイメージしやすい
名前になりそうな気が・・・。

GMA-FX

intel 740 FX

ミツバチ君

いっぱい並んでると言えばこれ
ttp://ja.wikipedia.org/wiki/ファイル:Autumn_Royal_grapes.jpg

でもLarrabee出るのって2011年以降でしょ。

殺したコアも電力食うから、コア殺すのにも限界が。

GPUとして使う限り電力性能比が良くないのはわかりきってるわけで
既存ベンチしか比較の物差しがなかったら叩かれるだろうなあ。
RMSとか言ってるけど、最初のアプリケーションは動画エンコードかな？

http://isdlibrary.intel-dispatch.com/vc/2312/VA3mag_041509_teaser_%20final.pdf

エンコとかは当然ターゲットだろうけど、TV番組を録画する文化があるのって日本だけ
その日本でもPCで録画する人ってPC所有者の1％にも満たない

> TV番組を録画する文化があるのって日本だけ

そんなことはない。  PVRという言葉があるくらいだから。

> その日本でもPCで録画する人ってPC所有者の1％にも満たない 

地デジ付きのPCが結構普及しているから、もう少しいると思うが。
数%くらいかな。

録画する人は0じゃない
そんな事は誰でも判るが、“例外を例に挙げる”事に意味は無いよ

まあとりえず・・・新聞はTV欄以外も見ようよ

あ・・・
えらそうな事書いておいてあれだが、録画した物を保存して残す文化が無いって事ね
だからエンコの需要が無い

“保存”ってところが抜けていて勘違いさせてしまったんだと思うが
それなら申し訳ない

ハ？
じゃ、なんで海外ドラマのファイルがこんなに出回ってんの？
日本人が放流してんの？

日本だけじゃなくて
日本はTV録画する人の割合が多いって言い方にすべきかと
まあTV録画の機能がウリになる国は日米欧の中で日本ぐらいしかないのは確かだけどな

>>468の記事を読んだ東京天文台の牧野教授の感想が…
http://www.artcompsci.org/~makino/journal/journal-2009-05.html#15
　　------------------
　　・Intel moves Larrabee into 2010. 順調に遅れてますな。
　　------------------

>>510
Intel Confirms 'Larrabee' First Half 2010; No Delay
ttp://www.tomshardware.com/news/intel-larrabee-gpgpu-gpu-cpu,7815.html
>“There is no delay. We always said it would launch in the 2009/2010 timeframe,” an Intel representative told Tom’s Hardware.
>“We are narrowing that timeframe to the 1st half of 2010.”

最新のプレスリリースでも"2009/2010 timeframe"になってる
ttp://www.intel.com/pressroom/archive/releases/20090408corp_a.htm?iid=pr1_releasepri_20090408ar

GRAPEやってる牧野はLarrabeeに遅れて欲しいだろうけどｗ

GRAPEの開発って研究者としては美味しいのかね。

>>503
Larrabee開発してんのはこんなキモい長髪オタファッション野郎だったのか
幻滅

俺はメタラーに見えたｗ
でもこいつらに言わせれば毎日スーツにネクタイで出勤している日本人の方がおかしいんだろうな
昔こんな記事もあったし
ttp://news.cnet.com/Sun-puts-16-cores-on-its-Rock-chip/2100-1006_3-6141961.html?tag=cd.top
>if Sun engineers don't tape out the design by December 31,
> they'll all have to wear a tie, formal attire that Tremblay suspects is lacking from many of the designers' wardrobes.

日本でもITエンジニアはわりと私服出勤多くね？

マキーノのことを悪く言う奴は揺るさんぞ
別にどうでもいいけど

ITエンジニアは名だけで
技術知らないやつ多いよな

むしろスーツ強制の会社って無能多くね？

ほとんど無いだろ
IBMくらいじゃね？

中小とかは知らん

「協力会社」と言う名の

協力会社は親会社に合わせるだけだし
ま〜何段階下から来たのかはよくわからんが

外人もエンコしてるだろ。目的は保存じゃないが。
ネットでBTなどに流すため。入手した後消さないかどうかは知らん。
ワールドワイドで見れば回線はまだまだ細い。劣化の少ないエンコでも
パッケージや放送のデータそのままよりもかなり容量減る。

それは文化や習慣と言えるLVのものなのかね？

保存する人は絶無です・・・なんて話は誰もして無い

文化かどうかは知らない。P2Pトラフィックが回線費用を大量に
食ってることは確か。トラフィックのうち動画が占める割合が
無視できるほど小さいとは思えない。

http://www.ipoque.com/resources/internet-studies/internet-study-2008_2009

CPUコアDRAM間もInternet経由のマシン間もスケールは違うが
帯域もっと欲しいって話は情報系では当分続きそうな雰囲気

Larrabeeで今一番有用性を感じる用途は仮想化によるマルチPCの構築だよ。サーバー分野でこそLarrabeeは本領を発揮する。

そんなふうに考えていた時期が俺にもありました

>>528
えっ

なにそれこわい

Larrabeeって仮想化支援機能は積んで無いような
あとメインメモリから遠いが、OSその他の“ストリーミングのような一方通行系”では無い
ものを走らせて性能出るのかな？

>>525
家電が主要産業の一つである日本にとって、その手の統計はちゃんと集められているいるんよ
海外では撮り貯める文化が無い事は周知の事だから、がんばっても“撮り貯める人も居ることは居る”
といった程度のものしか出ないよ

まああれだ
日本じゃTVと言えば無料＆電波放送の組み合わせが中心だが、海外はそもそもそこからして違う
そこら辺の事情を知らないと理解しにくいだろうけどね

SIMDよりスカラに性能振ったAtomのメニーコア向けじゃないかな。

＞Larrabeeって仮想化支援機能は積んで無いような
GPUというカテゴリの中じゃ仮想度は一番高いけどね

VTあるの？

さあね
ハードレベルの仮想化なのかソフトレベルなのかは知らんが
「Larrabee OS」というハイパーバイザの上でGPUというアプリが動く、そんなイメージ。

仮想化じゃなくて抽象化じゃないのか？
ドライバまかせの

そのドライバ相当の処理すらもほとんどLarrabee側で動くんだよな。
SIMD無視すれば普通のスカラCPUだからな

PCIe接続で？
そんなにうまくいくんか？

バイトコードからネイティブコードの変換とかセットアップとか
CPU側のドライバでやってた処理が全部Larrabeeでできるようになる

本当の意味での分担が可能になる。

atiのR600ですね
PPUもにたようなことやってたが

CPU側のメインメモリはDDR3で32GB/sだろ？
CPUでやるほうがPCIeの帯域云々より更にネックじゃね？

>>531
他の人は知らないが俺のレスは撮りためのことは否定も肯定もしてない。
エンコードについてレスしたつもり。
撮りためる文化がないからといってエンコード需要が
日本より低いとは言えないのではないか、ってこと

Larrabeeはチップ単体で常に語られているが製品としては当然ボードにマウントされた状態で出荷されるはず。
で、ボードのレイアウトは全く語られていないのが妙に引っかかる。従来のグラフィックボードの括りで構成をしてくるとは俺はどうも思えない。
INTELとしては他社との優位性、差別化を明確にするためもっと面白いボード構成で来るのではないのかな？
それが何かと言われるとわからんのだがｗミニマムブレードサーバの様なボードだとかなり買うね。

>478
http://www.hardware-infos.com/news.php?news=2954
1.6GHzで2.4Tflopsでララを超えているな

Larrabee側からみてPCIe x16は仮想GbE、というより仮想Infinibandで
ホスト側のストレージはNFS見たいなイメージで捉えればいいのかもしれないね

>>544
勝ったなｗ圧倒的に勝ったｗ

どうせまた巨大コアで歩留まりに泣くんでしょ。

>>544
SPによる積和算＋SFUによる乗算の単純合計だから、ペアリング条件が厳しすぎて
実際殆ど到達しない性能、な。PS2の6600万ポリゴン毎秒と同じくらい意味が無い数字。
「浮動小数演算をやりながら○○ができる」ならまだ実効性能も稼げるが
それができるのもSPとSFUが同時に動かせた場合だぜ。

Dual issueパイプラインでSPとSFUを同時に動かしながらロード・ストアは不可能じゃね？
ってことになるとレジスタ上に展開してこね回せる程度の無意味な演算でしかピーク性能は発揮できない。
だからGeForce 9世代ではSFUの分のFLOPS数は加算しなかった
RV7xxが出てから火病おこしてまたカタログスペックをアピールするようになった


レジスタだって1スレッドあたりに直すと32本かそれ以下しかないんだぜ。
つまり、実際には殆ど出せない性能なんだぜ
レジスタ上に乗っかった値をひたすらこね回すときにだけSP+SFUによるDual Issueが狙える。
一方でL2キャッシュまで512ビット/clkの高速アクセスが積和算と同時に行えるのが
Larrabeeということになるだろう。

複数ワープで分割した上でのレジスタ上のデータ演算を延々繰り返すことでしか出せない2.4GFLOPS
1コア当たり256KBのどこかにソースデータが収まってれば弾き出せる2GFLOPSと
どっちが高性能と言えるかだな。
Cellですらロード・ストアと積和算は並行して行うことができる

ひとつのSMあたり8つのSP（積和算ユニット）と2つのSFU（それぞれで4つ分の乗算）でクロック当たり12回の浮動小数演算
それにSMの個数とクロック数かけてみ？
カタログスペックどおりの数字だ。

ようするにGT200の悲惨なパイプライン構造からまったく何も脱却できてないってことだ。

SFUに相当するものがソフト実装のLarrabee。
GPUとしてはやっぱり使えなさそうだな。

苦しいなｗ
ハード実装で乗算4回分程度のスループットじゃ使い物になってないだろう。
IntelのSIMDを駆使した高級関数のスループット出すのなんてMKLで確立されてる

unkoVIDIAの高級関数の精度・スループットなんて悲惨の一言だぞ

256kbで足りないから大変なんじゃないの、GPUは。

NVもウンコだけどララビーも今のところは絵に描いた餅でしかない件。

>549
12x64x1.6=1228.8
半分しかいかない訳だが

【Larrabeeが積和算命令と同時に発行できるいずれかの操作】
・積和算の第3オペランドをメモリにすることでのロード操作の畳み込み(このへんはx86のフォーマットの利点ですな）
・スカラ演算によるメモリアドレスの算出（まあ当たり前）
・ベクトルデータストア（例外的にスカラパイプ側から発行できる）
・後続命令用データのprefetch（スカラ側から発行できる）

個々のコアレベルで見ればンコVIDIAよりだいぶ実効性能はマシと断言できる
あとはライブラリ次第だな



ちうか、CUDA（笑）世代のGPUでハードワイヤードロジックで数学関数が実装されてると言う誤解がいまだにあるが
実際に高級数学関数があるのもバイトコードレベルであって実際にネイティブ命令にそのものがあると思ったら
失望しかないよ。
Super Function Unitなんて仰々しい名前は付いてるが別にSuperFunctionに特化された機能がついてるわけではない。
「ソフト的に高級関数を実装する際に乗算のスループットを稼ぐくらいにしか役立たない低機能ユニット」という意味で
解釈した方がいい。
要するに、レジスタ上でこね回すくらいにしか使えないんだ。

なぜ世のCPUの浮動小数ユニットの積・和の比が加算：乗算＝1：1なのか考えてみればいい。
まあ、Atomに至っては加算：乗算＝２：１だけどな

>>554
ごめん8積和算＋4乗算×2＝24F/clk

計算合うだろ？

どっちにしろメモリに足引っ張られるのは目に見えてんじゃん。
机上の空論並べてインテル持ち上げるとかキモすぎる。

よそ行けば？ｗ
NVIDIAの次世代スレでも作れば？
数字出ない空論は願望でしかない。

実際に物理演算の性能でLNIどころかCore 2のSSEに勝ててないでしょGPGPU（笑）なんて。
単純にGT200が倍程度になって毛が生えただけのものと暴かれると案の定発狂
ばかなの？

餅は餅屋。おとなしく塗り絵専用プロセッサに特化してればそれでよろしい。

＞どっちにしろメモリに足引っ張られるのは目に見えてんじゃん。

ワークセットあたりのメモリが数KBしかないのと数十〜数百KBあるのを食うのを見て
どっちもVRAM帯域ネックでひとくくりにするのは暴論にも程がある。

消費電力に直結するVRAMの帯域でホルホル、ワークセットあたりのSRAMの容量の圧倒的な差は無視
ばかとしか言いようが無い

GT300はSPの情報程度しか出てないでしょ
それ以外の部分は実際どうなるかは、出て見なきゃわからん
（mimdとかいってるけど）

物理演算はlarrabeeも微妙じゃないかな

塗り絵専用とか言うけどさ、
レイトレーシング世代ならレンダリングできるコア?が複数あった方が
何かと便利なんじゃね?
特にゲームならレンダリング以外の仕事も山ほどあるわけだし、
CPUがそれをやれる環境作りもきっと良い物さ。

ダンゴリオンさんのおかげでAMD厨が滅亡して嬉しい限りです。
難点はMACオタよりもマカーなところですが。

>>562
それをやったのがrubyでレイトレやったあの会社
あれはDX9相当しか使ってないそうな

発狂してるのはIntelの方だろう
でなかったら600mm2超なんてチップつくらん

>>565
まあ元々n社とA社への威嚇みたいなもんだったからな。

キャッシュによる帯域セーブの効果を示す資料は>>377あたりにあるわけで。

まぁIntelにとって2010年時点の45nmは消化試合だから、大きなダイでもそれほどコストかからないんじゃないのか？
歩留まりもベストな状態、減価償却費を上乗せする必要がない等・・・

65nm→40nmで同じダイサイズあたりに積めるロジック数はせいぜい2倍がいいところ。
大幅に手を入れてLarrabee以上の巨大ダイになるならそれはそれで痛いことになりそうな

Inteliは今月20日の記者会見で2030年にウェハを1枚丸ごと使ったプロセッサの量産を開始する予定であることを明らかにした
同社が独占保有するNetburst力発電によってSiO2の積極的な還元が可能になったためだという
またInteliはSiが地球上で2番目に多く存在する元素であると主張している
さらに欧州搾取委員会からの制裁金支払命令に関しても「彼らはリサーチ力が足りない
Inteliの内製シミュレータのほうがいい仕事をする」と言下に切り捨てた

Router通信社

欧州はインテルに反論の余地を与えないようにしたよね
案の定インテルは捨て台詞ばかりｗ

欧州委に託けないでもっと逞しく生きろよ！報われる日はきっと来ないけどがんばれ！

なんか一人で見えない敵と戦ってるやつがいるな。
一般論としてメモリが足引っ張るなんてもう何年も前からみんな
知ってることだろうに。巨大なキャッシュを積んだCPUでさえ、
メモリの遅さには勝てないわけで、空論Flopsはどのメーカでも
出せるけど実際出るかどうかは別問題。

もしやこれがベクトルカルトってやつか？

キャッシュ利用で帯域の節約=タイリングアーキティクチャは
別にLarrabeeに始まった話ではなく、組み込みでは一定の評価を得ているが、
PCでは既に一度退けられた過去もある。

in orderとかと一緒でかつて捨てられても
時と場合によっては今後日の目を見る事もあるんじゃね?
メモリバンド節約はスタッキングに移行できても大切そうだし、
その辺研究しておいて損はないと思われ。

レンダラにつかう程度の物理演算のようなものには、ある程度データフローに局所性はある。
実際GPUが参入しようとしている類の演算は、この手の演算。
ところがキャッシュ（あるいはスクラッチパッド）の容量があまりに少ないと、
せっかくデータ再利用性が高くてもデータの入れ替えが頻発し、元も子もない事態に陥る。
ふつうLUTを使って済ませるところを都度計算したりする必要が出て
結果CPUより遅くなることもしばしば。

ここで、ワークセットに対しある程度のキャッシュ容量があると方策はだいぶ変わってくる。
この場合、生産性と性能は両立しうる。
ハイエンドクラスのゲームは物理演算などの汎用演算とのトータルパフォーマンスが問われる時代になりつつある。
とすれば、塗り絵に特化していることが逆に塗り絵の最大市場を逃すことになりかねない。

>>575
なるほど。妙に納得してしまった。

そういう意味じゃ、「LarrabeeはなんでディスクリートGPUなの?」ってのが
疑問なんだけどね。汎用メニーコア+キャッシュ+SIMDで塗り絵も出来るGPU不要の時代なら、
LarrabeeもCPUを名乗って、パフォーマンス指向の伝統コアの隣に置けばいいじゃない。
OSからCPU資源として見えるようにすれば、塗り絵に限らずWebから何から
スループットコンピューティング全てがターゲットになる。

現行のCPUで仮想PCを動かす場合、クライアントが性能を要しない用途であれば
仮想PC１台あたりの割り当ては0.3GMHz程度あれば何とかなる
よってCPUの場合は3GHz×4コア×2ソケット＝24GHzのサーバーなら80台を動かせる（細かい突っ込み話で）

Larrabeeはクロック数だけを見れば2GHz×32×2枚刺しで128GHz
仮想PCの必要クロックが0.6Ghz（CPUよりクロックあたりの性能が落ちるので
必要クロックを2倍に仮定）とするとクライアントを213台動かせる

でも、メモリはLarrabeeのカード2枚に2GBずつ積んでも仮想PC1台あたりの割り当ては20Mとか・・・

ってうか、階層型のキャッシュメモリって今のCPUでずっと現役の技術だろ
スクラッチパッドの方が古くさい

団子の話を聞いてるとLarrabeeが良いものの様に思えてしまうから不思議だ。
あいつは営業に向いてるよ。

>>577
「汎用メニーコア+キャッシュ+SIMDで塗り絵も出来るGPU不要の時代」が来るのはもう少し先の話だから

>>579
古臭いけど、やってみたら意外にいけてた(IBM談)ってのがCellでしょう。

3段4段と多段になるにつれて階層型メモリもどんどん微妙になってくる。
だからTurboMemoryだのReadyBoostだのを流行らせようとしても流行らないわけで。
何かメモリを速くするブレイクスルーはないですかねえ。

PPUって階層型のキャッシュ無かったよね

CellのPPEは64KBのL1キャッシュと512KBのL2を持つ普通のPowerPCコアですが。

>>582
単にPS2のVU (これもスクラッチパッド) と似たような仕様にしたくて
Sonyが要求を出しただけの気もするが

まあどうせHPCではキャッシュ任せじゃ全然ダメだから
IBMもまんざらでもなかったんじゃない？

IBMはキャッシュを主張していたが東芝が意地を貫き通したという話を聞いた
それにHPCがキャッシュ任せで駄目ということになるとTop500のXeonのシェアが説明できないな

>>587
シェアを根拠に持ってくるのは苦しいだろう。
シェアは技術の可能性それ自体とは違う要素の影響を受けすぎる。

一旦ある程度商業的優位をつかまれたら、同等の性能でも
違う慣れを要求する他のものでは逆転できない。

逆転するには圧倒的大差の優位が必要になる。

PCクラスタはHPCでは後発の部類でしょ
"全然ダメ"なものが君の言う先行者利益を覆してここまで成長したのは何故だろうねえ

Xeonでも明示的に取り込む事は出来るんだが。
なぜキャッシュ任せで駄目だとXeonのシェアが説明できない？

>575
>塗り絵に特化していることが逆に塗り絵の最大市場を逃すことになりかねない。

上のレスで
>餅は餅屋。おとなしく塗り絵専用プロセッサに特化してればそれでよろしい。

矛盾しているんだが。
それともなんだ？GPUには最大市場を逃して欲しいのか？

>>559では、(GT200含む) 今の設計のGPUに汎用処理させても性能出ないから、
GPGPUなんて無理をせず、塗り絵プロセッサとして専業させるのが妥当、
>>575では、これからは汎用演算もできるグラフィックプロセッサが求められるから、
塗り絵特化プロセッサでは市場を失っていくと書いてあるだけじゃん。
団子の言ってることに同意するか否かは別として、別に矛盾ではないな。

まぁ、もしnVidiaが今後汎用処理プロセッサに大きく舵を切るとすると、
結局はLarrabeeの方向性である、スカラー処理とベクトル処理をあるバランスで
組み合わせた高機能PUと、そこそこの大きさの分散キャッシュ(or スクラッチパッド)
に行くしかない。そういうガチンコの衝突では、nには苦しい展開が待っているのは明白
だから、カタログスペック上汎用PUモノより上げやすい今のGPU構造にしがみつくと
予想してるけどな。

nvはmimdへ

ひとまずHD解像度は落ち着いて
これまでひたすらfillrate上げてきたのが止まるよ

まるで今までがMIMDじゃなかったような言い草だな

どっから見てもSIMDのマルチコアなんだが。
SM自体「スレッド」の皮を被せたSIMD型コアでSPはベクトル演算基のエレメントに過ぎない。

NVIDIAはこれからもGPUとしての性能を上げ続けるよ

と言うか・・・
自社製CPUも持ってるAMDは今後もRadeonをGPU寄りに振る事が出来る
NVIDIAがGeforceのGPUとしての性能アップを怠ればそれは即退場に繋がる

512spのmimdだそうですよ

それをいうならGTX280は240SP(30SM＝コア)のMIMDだろ

>>594
同意。3Dゲームはこれ以上モニターが大きくなっても不便だろう。
視線を動かす範囲が広いと疲れやすいし反応も落ちるからな。

とりあえず2010年時点で
32nm D1D(OR), D1C(OR), Fab32(AR), Fab11X(NM)
45nm Fab28（Israel)
65nm Fab24-2(Ileland), Fab12(AR)

>>600
>>598
まぎらわしいぞ

固定回線とモバイルだよ

512 coreのMIMDじゃないの？

いやでも、NVIDIAからSPはコアだなんて香ばしい言葉が出てくるとは思わなかったぜ
一つの命令ストリームに対して複数の演算基が連動して動くのはSIMD以外のなんでもないわけだが

GT200まではね

MPMD（笑）

1SMあたり8SPから16SPに増えてるね。
1Warpあたりの並列度が変わらないとしたら4クロックごとに同じ操作だったのが2クロックになる。

そして、デコーダの負荷ががががが

16SPを全部使ったり、8SP＋8SPとして動かしたり出来る感じかなと思ってるんだよね。

32個のSPで1クラスタ
このクラスタは一つの命令で全SPが同じ行動を起こすので、16SPセットで1個のSIMDのクラスタ

クラスタ数は16
16個のクラスタにはそれぞれ別の命令を与えられるので、16クラスタのMIMD

つまり32SP×16クラスタ＝512SPとは、32SPのSIMDクラスタが16個ある、『16コアのMIMD』

あれ、数字逆だったかも・・・

済まん32SPだったな

SPとThread/Warpが一致するのかな
だとすればデコーダは半速1基だったのが等速2基必要になる。
「1.2GHzで8SPで32thread動かしたら実質300MHzだろｗｗｗｗ」
って煽りは使えなくなるのか。

やっぱ16SPです。

>>590
LINPACK FLOPS単価が安いからにすぎない。
安く出来た理由はHPC以外でも大量に売れるから。
HPC以外でも大量に売れた理由は割安だから。
Xeonを割安に出来たのはPC向けCPUと共通部分が多かったから。

Larrabeeｵﾜﾀ
http://blog.livedoor.jp/amd646464/archives/51350272.html

専用チップと比較すんなよ
つーかintelだし

Atomとの組み合わせで活躍しそうだな

Larrabeeをボード上にGDDR、ディスプレイポート、NANDフラッシュメモリを16Ｇほどと共に配置してACアダプタつければもうそれはそれだけでPCとして機能するよね。
X86だけに普通にXP入れれたりして。

メモコンもだがIO関係もまだ詳細不明だな。CPU向け
IOチップのようなものを繋げられるかどうかわからない。
PCI-Exぐらいはダイに乗るだろうけど

>>617
SunPCiですね。わかりますん。

http://gigazine.net/index.php?/news/comments/20090520_zune_x/
IONプラットフォームをmsが採用したみたいだね。nvidiaの強気はここから来てたのか。

初代boxトリオで失敗作決定

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東京大丈夫か？

>620
IONかこれ？
IONは携帯に使うには消費電力高過ぎると思うけど。

TegraのARMがAtomに代わった版

携帯機に使うほどには消費電力低くないような?

釣られすぎ

不謹慎AAは全力であぼん

Nvidiaはチップセット全てをIonにリネームしたらしいぞｗ

Core 2からCore i7へ 最新インテルCPUロードマップ
http://ascii.jp/elem/000/000/419/419412/
＞Pentium Dual-Core向けにはWolfdaleの2次キャッシュを2MBに削減し、SSE 4.1を無効にしたコード名「Wolfdale-L」

L2 2M版、E5000シリーズはWolfdale-3Mの派生だってば

http://en.expreview.com/2009/05/20/intel-to-detail-8-core-server-chip-next-week.html

Nehalem-EX
intel最強のcpuがサーバー用で出て来る事になりそうですが、8コア16スレッドということでやっぱり横長？
Larrabeeのローエンドは8コアらしいがお互いはどんどん歩み寄ってきてるなｗ

コア数以外なにか似てるか？

http://journal.mycom.co.jp/articles/2009/05/19/esec2009_intel/index.html
2009年後半から2010年にかけて発表予定の16コア以上のコア搭載プロセッサ「Larrabee」

神経線維の切断とワーラーの変性は関係がある。
ランビエ絞輪と伝導速度は関係がある。
1つの錐体細胞と運動神経線維とその支配筋線維群を運動単位という
小脳は平衡機能と関係する
ウェルニッケ領域はカ感覚性言語と関係する
ウェルニッケ言語中枢は側頭葉にある。
聴覚は側頭葉に関係する
感覚領は中心後回に局在する。
知覚領は頭頂葉に存在する
後頭葉は視覚と関係する
前頭連合野は感情に関係する
皮質脊髄路は大錐体細胞からの指示を脊髄前角細胞に伝達している経路
顔面神経は顔面筋運動を行っている
三叉神経は顔面知覚を行っている
膀胱の収縮は副交感神経の支配による
迷走神経は内蔵運動をおこなっている

企業にネットブックの居場所なし
http://www.atmarkit.co.jp/news/200905/25/eweek.html

やっぱりAtom？　それとも……ポストNetbook時代の覇権争い
http://techtarget.itmedia.co.jp/tt/news/0905/25/news02.html

好き者とド素人相手のニッチ商品なんだから企業でネットブックなんか
使うわけないじゃん。キーボード１つとっても生産性が低すぎる。

Pentium4 3.4GHz,メモリ2GBでも遅くて泣きそうなのに、
Atom 1.6GHzでどうしろと（ｒｙ

HT有Pen4 3.4GHzなんてMS Office使う分には贅沢すぎだろ

写真屋でもやってるんじゃねえの

Netbookは管理コストの削減はなにも考えてないからな。

プロセッサパワーより、画面解像度やサイズ、キーボードのほうが問題。

んじゃ、NetBookはダメだけどNetTopなら良いという話にならないか？

それなら普通のデスクトップの方がいい

差がつきにくくなってるからどれも微妙なんだよ

気づけ

>>637
単体ならともかく、窓を十数個開いてとっかえひっかえすると
明らかに遅い。CPUメーターが20~80%をいったりきたり

Lenovo ThinkPad X200s (Celeron M 723)　CULV構成の計測結果
http://www.eyny.com/viewthread.php?tid=2962528

大体Yukon搭載のHP dv2と同じ結果になってるぽ
Atomからは圧倒的な性能を確保してる

光CPUって結局開発中止なったの？

基礎研究段階で「あと3年もあれば現役プロセスで量産できるんじゃね？」程度の話だったろ、あれは
それをどう組み込むかは全く別の問題だ。

D945GCLF2＋GeForce9400GTよりも速いIONすげぇ
http://pc.watch.impress.co.jp/docs/column/tawada/20090527_170038.html

光配線やCNTよりもIII-Vに期待している
2003年にHK/MGが話題になった時と同じ空気を感じる

あれだけのプレミア価格にもかかわらずNehalem-EPは売れまくっているようだ

Intel, IBM discuss 8-core 'Nehalem' server chip
ttp://news.cnet.com/8301-13924_3-10249366-64.html
>Intel also said the currently-shipping Nehalem server chip is making market gains.
>Intel's currently-available Xeon 5500, the first server processor based on Intel's Nehalem architecture,
> will be "greater than half of shipments" for Intel's high-volume two-processor
> (aka, "two-socket") server shipments by August, according to Davis.
>
>"Customer acceptance has been quite strong," Boyd said.
>"From an introduction at the very end of March to representing the majority of our shipments in the market
> for two-processor servers by the August time frame," he said.

>>649
化合物半導体って結晶成長が難しいから
特定用途向けに使われるぐらいで
量産に向かないんじゃなかったの？

CPUに使うんだたらシリコンと同じように単原子の方が
使い易いだろうから
グラフェンやナノチューブのほうが有望に思えるけど

量産するとしたらSi基板上に作るんじゃねーの
現状じゃまだまだだが

>>648
PCI接続

ウエハーを作る難易度は単体から化合物になると跳ね上る。
ベースはあくまでSiでごく一部に化合物を乗っける場合の
難易度よくわからんな

微細な回路形成はそれ自体難しい事だが、
ベースの単体に化合物を付加する場合、微細化が進んだために
厚く大きく成長させる必要がなくなった。
そういう面での難易度は下がったかも

初心者が参考にするんだから
きちんと長所短所をわかっている人に答えてほしいものだ

miss

今現在i7-965が店頭で10万円で売られているが、今月末？発売のi7-975は実際どのくらいの価格で販売されるのでしょうか？

スレ違い死ね

スレ違いぐらいで死ねるか馬鹿

>>635
7％
http://pc.watch.impress.co.jp/docs/news/20090528_170329.html

バカな経理や上司が居たら生産性も考えずに初期コストの低いネットブック入れるだろ
見た目はただのちいさいノートPCだし

i3まだかよ

小さいなら小さいなりの使い方があるってもんよ
ポメラとか、個人的にはがらくただけど世間では需要があるみたいだしな。

ネットブックやネットトップは株やら為替用にぴったり何だよね。
特に為替やる連中は夜中電源つけてるから熱が少なく省電力なatomはベストバイ。
銀行のトレードルームや値動きを監視するｐｃに結構な需要があると思うよ。

あんな小さい画面でか？

Mac miniはデュアルディスプレイ化出来るから良いね

100億稼ぐトレーダーなら消費電力なんて気にせず
Celeren D 350（eMachinesJ3022）×3台でおｋ
http://bnfbnf.web.fc2.com/bnfdata_04tradetool.htm

eMachines使ってる年収100億の男のひとって・・・

intel以外のファブで作ってる45nm以下のシリコン加工物ってリーク電流ひどいんだってね。
High-k素材の研究が進んでるんだと思うけどなんだかんだでやっぱintelはすげーと思うわ。
プロセス微細化と品質のバランスが取れてるのって辛うじてintelだけなんじゃないの？

やっぱりみんなの期待はSandyBridgeなのかな？

Sandy Bridgeは期待ってより実績に裏打ちされた絶対的な本命だな
Bulldozerは良い意味で大穴

http://pc.watch.impress.co.jp/img/pcw/docs/212/267/html/12.jpg.html
さらにイーデン氏はIntelのネットブックソリューションについて触れ、
日本の広告記事を例に挙げ、「ネットブックとノートPCはそれぞれ用途が違う。
ノートPCが何にでも使える掃除機のようなものだとすれば、
ネットブックは用途が限定されたハンディクリーナーのようなものだ」
と例え、決して競合するようなものではないというIntelの姿勢を再度強調した。

http://pc.watch.impress.co.jp/docs/news/event/20090603_212267.html
まず、レイフィールド氏はIntelのセールス部門のトップであるショーン・
マローニ上級副社長が、ネットブックとノートPCの動画性能に関して
「ノートPCではスムーズにHDビデオを再生することができるが、
ネットブックではスムーズに再生できない」と語っているビデオを流し、
「マローニ氏はこんなおもしろいことを言っておられるようだが、事実はそうではない。
我々のTegraはきちんとHDビデオをスムーズに再生できる」といって、
映画“スタートレック”の予告編のHD動画をTegraによって再生させて見せ、
Intelとの違いを際立たせてみせた。

Tegraはネットブック(x86)ではないからなｗ

Ｔｅｇｒａいいねえ

Tenga

THEXDERいいねえ

ららびーがものすごく中途半端なチップになりそうな件。

Sandy Bridgeが2011年なのも、32nmプロセスでPCI-ExpressやDMI配線がまともに動かせられるようになるのが
だいたいそれくらい、ってことなんだろうかな

だとすると、32nmではCore i5（Nehalem 4コア）は出ない公算高そう
一般向けは高クロックに振った32nm2コア、Clarkdale、Arrandaleで逃げ切るつもりなのでは

中の人は出すって言ってるけど。

>>678
んぁ？

Tick-Tockモデルだから当然だ
Westmereを飛ばすとかあり得ない

っつーかイスラエル自体モバイル主体だから
デスクトップじゃあるまいしExtremeだけ先行発売みたいなことはしない。

>>669
TSMCの40nmがヤバいらしいな

そりゃ40nmでHKMGもSOIもなしならリークだだ漏れでひどいだろう。
TSMCの場合はそれ以前に歩留まりがしゃれにならないらしいしな。

http://www.tcmagazine.com/comments.php?id=26976&catid=6
LarrabeeはGTX285並みの性能だそうだ。
なにを持ってして285並なのかが問題だな。
単純にFLOPSなのか、GPGPUとしてのポテンシャルなのか。
言うまでもないが実ゲームのfpsで同性能でなければ
285並などというのはスペックのすり替えも甚だしい。そこが重要だ。
無論ドライバの出来も大きく左右する部分ではあるが、
ｎ社のように個別のゲームごとに細かく最適化したドライバを提供できるはずも無く
とても同じ安定度、fpsで遊べる道理が無いと思うのだがみんなどう思う？
どう考えても無理っしょ？

TSMCの40nmは歩留まり問題抱えてるけどリークは別に問題になってないぞ。
予想より多いなー程度で55nより良いことに変わりはないし競合もいない。

おお！なんと素晴らしき40nm・・・・
http://www.edresearch.co.jp/mtb/0811/177.html
＞ 40nm汎用版プロセスでは、65nm汎用版プロセスと比較して、
＞ 同じリーク電流で最大30％の速度向上、同じ動作速度で
＞ 比較すれば最大で70％のリーク電流削減を可能にしている。

ただこれだけははっきり言えるのはLarrabeeが出る事によってＡ社のドライバの評価が相対的に上がるという事だ。
今まで大まかにＡとNしかGPU部門はなかったからいつもドライバ安定度でミソカスに言われてたA社だがINTELの参入で
急に好評価になったりしてｗ　　そんなもんだよね。

>>683
単純なFLOPSでしょ。SSEを強化したPentiumアレイみたいなもんだし。
フィルレートは推して知るべしだ。

最適化に関してはぬかりないんじゃないの?
LNIがオンダイで乗る世代だとこれを使わない手はないんだし、
intelの根回しも協力だろうし。
NさんやAさんの信者が"チート!、ずるい!"という未来もそんなに遠くない気がするよ。
その時まで両社が存在してるかどうかはわからないけど。

GTX285はピーク1TFLOPS程度だろ。
Larrabeeは32コア2GHzでピーク2TFLOPSだから割と想定内の性能だが。
Crysisとかそのへんの性能じゃね？

AIや物理演算も含めたトータル性能だと、各ゲームがどのターゲットに最適化するかで大きく変わると思うよ。
すなわちソフトメーカーにどれだけ支援できるかにかかってる

Centrinoに抱き込む路線確定したからな
普通にGMAの上位版だろう

GMAの上位版は素直にGeForceでいいんじゃない? 消費者的に考えて。
Intelがいくら売ろうとしたって、一般ユーザに売れるような電力性能比になるのかね。

オンボチップセットのグラフィック性能がRADEONやGeForceの下位クラス
なみになるんだったら素直に歓迎するけどな。

ノートメーカはコストダウン優先でビデオチップに金かけないから。

>>688
>最適化に関してはぬかりないんじゃないの?

そんな簡単にいかないって。旧バージョンのdirectX対応まで含めた膨大なPCゲームのドライバフィッティングはそりゃもう気の遠くなる作業。
継ぎ足し継ぎ足しで使ってきた秘伝のたれだからこそ成し得る技だよ。
それをINTELは新規でドライバ成熟させなきゃいけないんだから、もし簡単にやってのけたらマジ尊敬するわ。ありえんけど。
やっぱり１〜２年はドライバで苦しむと思うよ。マジで。

ハードウェアの特性からいっても、DirectX10より前の古いアプリケーションはステステだろうね。
そういうのが死に絶えるまで3年5年10年とやりぬく。

一般論として、特定用途向けの専用機能以外で「最適化」で向上する
性能はせいぜい５％以下。通常２〜３％程度の微々たる差でしかない。

ステステしちゃうようじゃあやっぱりGPUとしての評価は得られない。
切り込み口のグラボ市場で不評をかませば他社のGPGPU進軍抑止力としてのLarrabeeは
「やっぱりX86で押し切ろうなんてINTELのエゴだったね＾＾」
と多方面からのさんざんたる酷評の後頓挫する羽目になるだろう。
PCゲーマーは家庭用ゲーマーと違って結構古いゲームをしつこく遊んでる人多いからね。
ここを疎かにしちゃあ、価格.ｃｏｍでの口コミが悪評だらけで負の販売スパイラルに陥るよ。

>>695
性能向上じゃなくて安定度の話ね。
最適化で得られる上澄みなんてのはたいした問題じゃないのよ。
問題なのはドライバの練りこみ加減ででゲームが落ちてしまう問題が山ほどあるという事。

今日のN厨の一言

ソフトGPUに対して

ハードウェアの特性からいっても、DirectX10より前の古いアプリケーションはステステだろう

ありがとうございました

>>680
Westmereはi7後継の6コアで、QPIじゃなかったっけか

PCI-Ex16、DMIを引き出すのに手間取って、Lynnfield後継の32nm量販4コアをあきらめるんじゃ、
って事をいいたかったのではないかな

>>692
ノートPCにおいてはコストダウンが問題なのではなく、熱と消費電力が問題なわけだが

たとえ下位でもGeForceやRadeonだと熱と消費電力がかなり上がるわけで
それが発熱故障・リコール問題に絡む大問題に発展した事も何度かある
GF9600やRadeHD4600など、ミドルレンジをノートPCに入れるのすら四苦八苦状態

…で、性能で糞といわれてるGMA x4500HDもこと熱と消費電力面では評価高いし、
安定度も高い

Larrabee欲しがるのは団子みたいな計算職人なのに、
なんでGPUなんだろうね？
最初はx86版Niagara or CellなCPUとして出して
時代が汎用コア方向に進むのを待てば良かったのに。

どこが評価高いんだｗ＞GMA
今までより多少ましになりました程度でドングリじゃないか。
今時のローエンドGPUは発熱低いよ。ノートに載せても問題
はまったくない。にもかかわらずノートメーカがセントリーノ
チップセットばかりなのは単にコストダウン優先だから。

コスト重要だろう。GMAよりシステムコストが安くて消費電力低いチップセット一体型があれば
NでもAでもよく売れると思う。
3D性能はなくてよい。あっても邪魔にはならないが。

じゃあなんでLarrabeeなの？っていう。

これから市場縮小するしかないディスクリートGPUにあえて参入するんだから
金余ってるIntel以外には出来ない酔狂

>>691
おｋ
http://blog.livedoor.jp/amd646464/archives/51355404.html

インテル、ウインドリバー買収でLinuxの普及を推進か──アナリスト
http://www.computerworld.jp/news/mw/149269.html
>Intelは、Wind Riverを8億8,400万ドル（約856億4,000万円）で買収することで合意した。
[...]
>Intelがチップ販売を拡大するには、ソフトウェア・ツールを提供する必要があり、Wind Riverの買収によって、組み込みおよびモバイル分野で重要視される“信頼”の獲得につながる技術を手に入れられる可能性があると、アナリストは述べている。
[...]
>米国Mercury Researchの主席アナリスト、ディーン・マカロン（Dean McCarron）氏は、IntelはTVやCATVのセットトップ・ボックスなどに適した新しい統合チップの開発を推進しており、Wind Riverの買収で、そのソフトウェア面の取り組みに弾みが付くかもしれないと述べた。
[...]
>Intelは、Wind Riverの技術をモバイル／組み込みプロセッサだけでなく、グラフィックス・チップ「Larrabee」（開発コード名）のようなハイエンド・マルチコア・プロセッサにも適用する可能性もあると、マカロン氏は語った。

>>701
「GMAの上位版」としてそこそこ数を捌いてくれればインストールベースは稼げるし。

まあゲームでの性能は重視したことはないな

GPUは無くなると何回も繰り返しとるだろうに

無理。なくならない。
ディスクリートGPUの性能を統合チップセットで出すのは不可能。

数世代前のディスクリートGPUの性能を統合チップセットで出すのは可能

そういう問題じゃないｗ

だからGPUじゃねんだよアホ

よりニッチになっていくことは間違いないと思うけどね
N社も身の振り方を一生懸命考えてると思うよ

VIAと合併するくらいしか、生き残る道は無いんじゃね？

S3の方が優秀な構造だからnvは要らん

本命はintelだろうけど
何かと突っかかってるのは
ツンデレの一種か

でも相手に去れずに、消えそうだ

S3（笑）

知らないものの典型反応

市場劣勢なほど２ちゃんで必死になるマイナー厨の典型
優秀な構造でオナニーし続けて下さい

なんだ
Larrabeeのことか

(笑)

構造が”優秀(笑)”なPentium4は市場を支配したよね

Clarkdale（32nmCPU＋45nmGMCH）きたー
http://plusd.itmedia.co.jp/pcuser/articles/0906/05/news096.html

Windows Experience Index
Graphics 2.2
Gaming graphics 3.2

ﾋﾄﾞｽ

だから、よそ(nvidia)のチップセット使うんですね

「私は知らないし、知っていても、まだ教えるわけにいかない」

>>722
どこが酷いんだ？
予想通りだろ。

>>724
G965より低いってことじゃね。

参考
G45 http://my.ocworkbench.com/bbs/showthread.php?t=76302
G35 http://my.ocworkbench.com/bbs/showthread.php?t=69374
G33 http://img.akiba.kakaku.com/data/imgs/20070522mimi_g33_05.jpg
G965 http://common.ziffdavisinternet.com/util_get_image/17/0,1425,i=173127,00.gif

メモリがあんまし早くないな。
俺のBE1900より遅いんだが。

これは流石にまだドライバ出来てないじゃないのか
いくらなんでも

GPU系スコアよりメモリの方が気になるな、確かに

と、統合するっていったのはAMDの方なんだからね！
私はしたくなかったんだから、誤解しないでね！

いくらなんでもGraphics 2.2じゃ出てこないでしょ。
2010年に出るチップなんだから、4.0は行ってもらわんと
ちょっと、ねぇ。

インテルおわったな

Larrabeeこそｆｕｓｉｏｎ思想そのものだと思うのだがなあ。
ちょっと弄ってcpuとして従来とは別系統でプラットフォーム毎刷新すれば出せばとても魅力的なデバイスなのに。
マサボのソケットにLarrabee装着すればもうゲームからサーバーまでフルカバー出来ると思うんだけど。

>>733
一歩間違えば、ゲームからサーバまで何に使っても微妙なチップに。

一歩間違わなくてもそうなるだろ

ClarkdaleのGPUはあのInqのCharlieが糞ではないとか言ってたぞ、
少なくともG45より相当マシなものは入ってる様子。
だがゲームが動くとかそういう次元の話ではないが。

パッキャオざまあ〜ｗｗｗｗ

ごばｋしますた

シングルスレッド性能を落とす代わりにMany Coreにして
パラレル性能を稼ぐアーキテクチャだから、シングルでの
性能も要求される分野には向かないわな。

次のイスラエルチームの新CPUは何年頃くらいにくるのかな？
Q9650が飽きてきてi7がめっちゃほしくなってきたが
我慢我慢

>>739
そのころにはそふとがあああああああ

>>739
それを言っちゃぁ、お仕舞いよｗ
もう単体はまるっきり速くならないから、カビの生えた並列へとユーザーの目を逸らせってこのご時世にさｗ

んで、並列度を高めれば今後も性能が上が理続けるような錯覚を与えてさ
高密度実装、そのためには単体の消費電力の抑制が重要だとか論理展開して
豆みたいなprocessorの超並列をまたまた持ち出す
もう予定調和なんだから、そっとしておいてって感じｗ

いや、でもこれはね、真実なんだよ、
ここでこと細かく書く気にもなれんが
じゃあな、ﾊｹﾞﾄﾞﾓよ。ｱﾃﾞｭｰﾉｼ

>>742

なるよ、まだクロック向上で単純に速くなる。実際空冷で5GHzという石も出て来ている。もう少し原点に目を向ければ向上余地はまだある。
パラレルの進化でユーザーの目を逸らして来たが、気がついたらクロック向上を阻害していた物理的な諸問題をクリアしつつある。
もう少しクロック向上に寄与するプラットフォームを心がければ空冷6ＧＨｚも可能だと思うね。
4コア以上はサーバー以外で受ける恩恵は無い。
プログラムのスレッドを並列化して速度を出すという試みは、結局依存関係の問題で絵に描いた餅に終わったわけだ。最初からわかってた事なんだけどね。
そしてマルチスレッドと言うのはどれ程うまく組んでも絶対にリニアに速度は出ない。その時点でリソースを無駄にしてるわけだから、

　　　　　　　「今回は4コアフルに利かせて従来の２．６倍まで速くなりました、キリッ！」

とか息巻くのはやっぱり技術者のエゴというか滑稽な話なんだよ。
まあ一般ユーザーにとって同じコア構造なら8コア2ＧＨｚよりも2コア6ＧＨｚの方が断トツで　”速い”　ｃｐｕなのは間違いない。
業界は多コア化と平行して一旦高クロック化を見直してもいいと思うがね。
まああれか、そんな事言ってると上から白い目で見られちゃうのかねｗ

要するに、コアらのマーチが続くと

>>745
志村ーメモリーメモリー

他人を滑稽と評す人間が自分のそれに気付かないふりとかどうなの?

投資効率の問題なだけだ。　R&D投資の100%をクロック向上に
使うのと、減らしてマルチコアなど”にも”割り当てるのと
利益で有利になるのはどちらか検討して100%にしないという選択しただけで
クロック向上にも金は使ってる。エゴで儲かるわけがない。

並列化はここ10年の間ホットな研究テーマだったからな
あと数年もすりゃそれなりに結果出てくると思うよ
窓95の頃は「マルチスレッド(笑)」だったけど、今では当たり前になってるだろ？
それと同じように浸透すると思うけどな

一つのコアを高クロック化するより別のコアでスレッドを処理させる方がWindowsを動かす上では
快適差を感じるんじゃね。
一つのコアを丸々占有してしまうアプリケーションなんかでは、マルチコアっていう考え方は間違いではないと思うが。

>>745
もう5G弱のCPUはその辺に転がっているとまでは言わないが既に…なのだから…
そんな将来の話しのように語られても…
だからさ、曲がり角って実感しちゃってるわけ。

それから、4core使って息巻くには3.5以上できれば3.8倍くらい、8coreなら6.5以上出ないと…ﾐｯﾄﾓﾅｽ
16SMPには10の壁があって9.xあたりが限度で、32はさちったよﾊﾟﾄﾗｯｼｭ。。
(なかなか良くできた並列機だったが、、略)
これはlinpacのようなベンチ専用のおちょうしprogramではなく、
依存回避しまくり、力ずく並列化したややこしい巨大実アプリの話しね

CNTが実用化されたら前みたいにコア性能重視になるのだろうか

3つの壁
- 命令レベルの並列性であるILP(Instruction-Level Parallelism)の限界「ILPウォール(ILP Wall)」
- 消費電力の壁「パワーウォール(Power Wall)」
- メモリアクセスの壁「メモリウォール(Memory Wall)」

並列化か高クロック化か、といってるばかなおまえらに良いことをおしえてやる

企業はすでにそんなものに興味はなくなってるよ
コストがかかる特定処理をアクセラレータで実装し、
かつできるだけCPUコアにちかいところに配置しようというのが現在のトレンド

要は餅は餅屋でって事だよ

>特定処理をアクセラレータで実装

>>747
>クロック向上に寄与するプラットフォームを心がけれ
とあるだろ。
JEDEC準拠とかぬるい事やってないでｉｎｔｅｌは強引に事を進めればいいんだよ。

そんなことしたからメモリがばか高くなってintelもメモリ屋もユーザも
死にそうになったんじゃないか

RDRAMのトラウマをまさか忘れたわけではあるまい。

ここらでメモリ単価の仕切りなおしには丁度いいんじゃねーの？
でないとメモリベンダも救われないよ。

Windows捨ててdosに戻れば、全部オンキャッシュで動くよね
8MBメインメモリに4GB-HDDなんて386BSD開発環境一式全部収まる夢のシステム

RDRAMの問題は「仕切り直し」ではなく「仕切り直したのに性能出なかった」ことに
あるわけだが。

Rambusのソリューションは組み込みにはマッチするけど、
容量可変が前提のPCメモリでは生きない。

>>761
×キャッシュ
○スクラッチパッドメモリ

>>750
実際多コアによる並列化は功を奏してきてはいると思うよ。ある程度まではね。
でもこれが6コア、8コア、16コアと来るのはどう考えても加熱しすぎ。xeonだけのラインナップにすれば良い。
一般向けは俺の個人的な見解から多くても4コアまで、後はクロックageに終始すべし。
一般アプリの並列処理はSMTの対応で十分。
どの道並列化には制約が多いのだからHTでの対応でも実コアと遜色無い。

ttp://www.4gamer.net/games/043/G004345/20081208037/
これ見る限り、性能向上に比べて消費電力の増加が多過ぎて
大幅なクロックアップは絶望的だけど。

小幅ながらも周波数向上はしていきます。

前にも書いたけど電気回路的にはクロックは減速せず向上してる。
シリコンにフルスピード出すことができる熱的な環境を与える事が
難くなっているだけで

http://www.ripping.org/benchmarks.php?act=graphicscores&graphic=3DMark06

うん。で、今のボトルネックは熱で、それは解消しづらいね、という話なんだと思うが。

ノートとサーバーは1コアあたりのワットパフォーマンスが重要という点で一致する
あとはコア数の違いだけで良い

電力効率で劣る高クロック仕様のデスクトップ専用アークテクチャなんて商業的に作れん

これ以上シュリンクしても今度はリーク電流問題も物理限界問題も
出てくるんでどうするのかね。

どんなにがんばっても今みたいなトランジスタ数で動かす前提なら
クロックは4GHzあたりで頭打ちだよな。プロセス縮小がうまくいった
としても22nmはまだ見えない。

さすがに22nmは見えてる

水冷をデフォにしたらいいんじゃないか？

BOXに空冷ファンをつけるんじゃなくて水枕つければ・・・

>>769
じゃあやっぱりCPUの終焉は近いという事だな。
あんたが言うように採算のみでリリースされ、エポックメイキングな出来事など何一つ望むべくもない業界に成り下がるわけだ。
進化が頭打ちになれば競合他社に次々と追いつかれ性能のアドバンテージは崩れ去り現状のシェアは大きく食われだすだろう。
コアを連ねるだけならどこのベンダでも容易だからな。

>>773
ライセンスがからんでるから追いつけても製品が出せないんだよね
採算のあう何かをみつけないとそのまま廃社確定

エポックメイキングな出来事がワットパフォーマンス重視路線の先には無いがパフォーマンス重視路線の先には有ると思う理由は何だ
私はそれを知りたい

正直ネット、メール、オフィスアプリ、動画位ならARMでも十分だしな。

エポック社が参入する

消費電力が足かせになってる状況なのに
消費電力無視で性能出す路線でいけるとか
池沼ってレベルじゃねーなｗ

intelのシェアが崩れるときは光CPUが出たときだろ、jk

ワットパフォーマンス重視=IPC向上　パフォーマンス重視＝クロック向上
大枠はこういう事で話を進める。
じゃああんたに逆に聞きたいわ、これ以上IPC向上の余地があるのかと。逆に聞きたいわ、そこにどういう技術の入る余地があるの？
ワットパフォーマンス改善で他にできる事なんて後はシュリンクを待つ事ぐらいなだけだろうが？
だがクロック向上に貢献するゲート絶縁膜の選定、メモリの見直し、熱密度低下の為のレイアウト最適化など潜在的な技術的余地は多く在ると俺は見ている。

リーク電流が激減する画期的な技術でもない限り性能頭打ちの
傾向は今後も続くだろうな。

個人的にはそろそろレイアウトの小手先の改善の限界が近いと見る。intelはこの先も実験的な製品を増やしていくことになるだろうね。
それでも室温超伝導や光CPUが開発されたときにintelは生き残れるのか。
案外intelがLinuxに取り組んでいるのはM$に見放されたときの事を考えてだったりして。

>>780
まずワットパフォーマンスの意味から調べたら？

>ワットパフォーマンス重視=IPC向上　パフォーマンス重視＝クロック向上
>大枠はこういう事で話を進める。

知恵遅れはんぱねぇｗ

>じゃああんたに逆に聞きたいわ、これ以上IPC向上の余地があるのかと。
JavaアクセラレータやPHPアクセラレータの様な特定の処理のみ超高速で
処理する回路。GPGPUの様に特定の命令長の特定の命令だけ高速に処理する
回路。キャッシュの改良。メモリ速度の上昇。

ちょっと考えただけでも結構ある。

POWERに乗ってる10進数回路なんかも面白そうだよね。

まだまだアーキテクチャの改良っていう道があるじゃん
物理的な制約によってようやくx86の呪縛から解放されるんだよ

>>780
＞ ワットパフォーマンス重視=IPC向上　パフォーマンス重視＝クロック向上
これ間違いね。IPCはクロック以上にもはや上がりにくい。
だからパラレルに向かったわけ。
同じパラレルでもTLPがクアッド、DLPがSSE/AVX。
誰もパラレルなんてやりたかなかったけど他に道はないよ。ｱｰｱｰｷｺｴﾅｲだろうが。

パイプラインを深くする道を再び歩めば希望が（ry

パイプライン深くすると電力あたりの性能が低下するはずだからね
希望なんかないよ

極論すれば汎用プロセッサを必要とする人間って
プログラム書く人間だけだからな。一般人向けは用途別ロジックの
集まりに力を入れた方が効率よい

パイプライン段数に関しては18段前後が最適という解がすでに
証明されている＞C2D/Athlon
段数を増やすと得られるものより失うもの（コンテキストスイッチ
のパフォーマンス低下、発熱の増加）が上回る。

冗談にマジレスされても困るけどな・・・・ｗ
現時的な話、特定の処理に向けという形でコアを増やしていくか。
トランジスタやその他素材面での研究が重要になるんじゃね。

日本語でおｋ

パイプライン段数なんて、経験的にそこにいま落ち着いてるだけで
それが最適解だなんて証明はされてないだろ。
なにかブレイクスルーがあれば抜本的な改変が……ないか。ないな。

ベクトルの部分はパイプライン深くてもおｋ
レジスタ128で4オペランドなら30段でもいける。

最高52段とかの予測があったはず

光プロセッサの開発間に合うのか？

CPUだけ光になっても意味ないだろ
チップセットは当分今のままだろうし
スパコンならそれでもいいかも知れんが

光CPUの本髄はIOの光化だと思う。それでメモリウォールが解消されるし。
光メモリも必要だが。

それなんてオーバーテクノロジー

微細化でいくらでも性能が上がる演算回路よりも、
微細化しないIO部分をどうにかするのが一番問題なんだけどな。

SSD RAIDでPentiumの頃のメインメモリのバンド幅を超えられる
IO関連も性能上がってるんだけどな

>>693
｜継ぎ足し継ぎ足しで使ってきた秘伝のたれ

激藁

まあでも有る程度以上旧いAPIやアプリはサポートor保証はしないだろうけどね。

というか対応OS自体をVista以降に制限すれば、必然的にそうなるだろうし。

>>光
HDDの垂直記録方式のように
実製品がでるのは数十年かかったりしてな
その前にx86CPU市場が死にそうだが

ネットブックからスパコンまで幅広く使われてるx86のどこに死の兆候があるというんだ？

ありません

x86エミュとかx86アクセラレータがもてはやされる時代になる

ttp://www.bit-tech.net/news/hardware/2009/06/08/intels-mid-sales-poor/1
Intel's MID sales poor
Intel's Menlow platform sitting at less than 30,000 units ? a
significant distance from Intel's prediction of 150,000 - 200,000 units.

こ　れ　は　ひ　ど　い　ｗ

イー・モバイル，21Mbpsの通信サービスでWiMAXに対抗
http://itpro.nikkeibp.co.jp/article/NEWS/20090608/331526/

UQ、WiMAXサービスを7月1日に正式スタート
ttp://pc.watch.impress.co.jp/docs/news/20090608_280615.html

国内初投入を賭けてWiMAX搭載マシンを各社が発表
ttp://pc.watch.impress.co.jp/docs/news/20090608_280618.html

CoreDuoと、Core2Duoと、PentiumDCの性能差はどんな感じなのでしょうか？

単純なスペック情報は見たんですが、どの作業でどんな違いが出るのかがわからないもので…
それに、どうもCore2Duoは中古でもよく見かけるんですが、CoreDuoはあまり見ない気がします。

Core2Duoの何GHzの処理に、CoreDuoやPenDCは何倍のクロックが必要とか。

スレ違い市ね

事前に探しましたが、Intel CPUの質問スレはありません。

PDCすれやC2Dスレがあるだろうが、そこで聞け。
そして視ね

スレ違いというならIntelのことならなんでも貼り付けてるのもスレ違いだけどな

まあ結論としてサーバー以外で4コア以上は要らんということだ。

よし俺がお前らの為にバイオコンピューター開発してやるよ


ところで話変わるが何故今夏ある仮面ライダー全員集合の劇場版で
ブラックとブラックRXが同時に出てるの?

こまけぇこたぁ（ｒｙ

>>818
そんな映画あるのかよｗ
まあ子供はブラック自体知らんから気にするな。

>818
RXの映画では時間が交錯したという設定でブラックとブラックRXと
バイオライダーとロボライダーが同時に出てきたらしいぞ

観てた筈なのだがなにぶん保育園のころのことなので覚えてないが

これだからｱﾑﾄﾞｦﾀは…
スレ違い

First Driver for USB 3.0
http://www.ozelwebtasarim.com/index.php/web-haberleri/16261-first-driver-for-usb-30
>After a year-and-a-half's worth of work, Intel hacker Sarah Sharp announced that Linux will be the first operating system supporting USB 3.0.
[...]
>Just recently NEC Electronics introduced the "world's first" USB 3.0 host controller. Sarah Sharp is looking forward to tests on NEC's device, of which the company "expects rapid adoption."

対応機器はいつ出るんだろ
やっぱHDDから？

>>824
HDD以外は対応する必要はないんじゃないか？

スキャナやプリンタなんかも速けりゃ速いほどいい。 対応は遅いだろうけど。

USB3.0扇風機。
2.0にくらべ送風能力が大幅パワーアップ！

給電能力が1.8倍にアップしてるから、
大幅にパワーアップというのもあながち間違いではないが・・・

プリンタはインクジェットであればUSB2.0でもお釣りがくるから
3.0対応は当分先だろうな。
個人的にはUSB3.0対応のUSBメモリが速く欲しい。

外付けHDDとかあり得んわ。
普通に内蔵HDD増設してバックアップとるか光メディアに
コピーで十分すぎる。

外付けなら買ってきてケーブル一本で繋ぐだけ。
そんなディスクの増設如きでPCの蓋あけてる暇があったら
澪たんとキャッキャウフフしとるわ、というリア充な人間も多いのだよ。

SATAとリムーバブルケースでいいよな

ノーパソを低消費電力だからってルータにしようとしてるヤツには
GbEの速度を活かせるから……あんま意味無いか。

USB3.0にしたらUSB接続のジョイパッドの入力遅延変わるかな

あえてマジレスすると、遅延の大半は転送にかかる時間ではなく
デバイス側マイコン・プロトコルスタック・ドライバ各層の処理時間

>>752
＞16SMPには10の壁があって9.xあたりが限度で、32はさちったよﾊﾟﾄﾗｯｼｭ。。

やっぱりそんな壁があるのか、、、
こっちでも10が超えられねえわ。

あとなんだ、導入してから2日に一度はシステムが故障するんだが、
石なのかマザーなのか契約違反にもほどがある。

http://www.4gamer.net/games/065/G006503/20090610054/
>Arrandaleは45W
前に出ていた35Wではなく、やはり45Wということのようだ。

>Arrandaleのグラフィックス性能は，G45の3倍高い
現在のGM45の10SP/533MHzだから、20SP/800MHzぐらいに変更すれば達成できなくはないか・・・な。
45nm化されるし。24SP/667MHzかもしれない。

4Gamerの記事、「間違えないようご注意を」なんて言ってるわりに
記者本人が真ん中あたりでLynnfieldとClarkdaleがごっちゃになってるな

「32nmプロセス技術で製造され，グラフィックス機能が統合された，Westmere世代のプロセッサ」って
Clarkdaleだよな？

自分で間違えないようにとか書いたくせに間違えるとかないわw

Lynnfieldのデモ機はClarkdaleにも対応するってこと書いてるだけだろ？
CPUは別に混同してないじゃん。

なるほど、これは失礼

唐突だがそろそろメモコンの並列化をするべきだと思うんだ

もう、なんていうかこれ以上のメモリクロックはメモコンの性能から望めないだろうし、
今以上の多チャネル化するには制御がシビアすぎる

なのでメモコン自体を並列化してメモリの多チャネル化に対応すれば良いんじゃない？
と考えてるんだけどこれの問題点ってコスト増大以外に何かある？

爆熱

昔まだ386が出始めのころ、データバスが32bitだったせいで
8bit SIMMモジュールを４枚セットじゃないと動かないなんて
話があったな。

>>842
レイテンシが改善されるわけでは無いので、広帯域にはなるが速度に寄与しない。

じゃあついでにSRAMを使おう
今の積載率ならSRAMとて数百メガバイト/モジュールは可能

昔BSBなんてものがあったな・・・SRAM接続用の。
接続pin数は膨大になりそうだな＞SRAMとDRAMの両搭載

メモコンの並列化って、ちゃんと実装すると、
多チャンネル化とまったく同じになる気がするんだが。

386以前はマザーオンボードで256KBとか512KBのキャッシュ搭載
なんて板が珍しくなかったけど、メモリコントローラ統合されたんで
こういうのは無理だろうな。

やるとしたらメモリモジュールに統合するしかないけど実装面積を
考えるとちと厳しい。

メモコン並列化＝デュアルチャンネル、トリプルチャンネル化でないかい？。
アムドのUngangedモードのほうがイメージに近いかも知れんが。

んで、チャンネル数を増やせば、基板上の配線が苦しくなるから
これがネックで増やせない、というのが現状かと。

んで、この辺を一気に解決するのが貫通ビア&チップスタッキングかと。
まあ、メインメモリを消滅させるものでない以上、大容量キャッシュとも、
大容量スクラッチパッドともとれなくはないが。

4GB以上積もうとする人が少なくて、オマケに安くてどうにもならんのなら
いっそSRAMにして欲しいところですね

DRAM：トランジスタ１個コンデンサ１個
SRAM：トランジスタ６個

ざっくり値段が３倍くらいになるけど。あとメモリコントローラも
作り直し。

同じ値段を保つとして、容量1/3になったら
4GBの1/3は1.3GBになる。

レイテンシがもし1/10とかになるなら結構ありなんじゃないかと思う。

どうかな？

その計算だと市場が分割されて量産効果が出ないから結局価格高騰すると思うよ。
性能的にはどうなるかわからん。

あとSRAMは消費電力がすごいんで、DRAMなみの集積度で
モジュール作ったらチップシンク必須になるな。

DRAMの方が熱い

価格が3倍でも別にいいよ
3倍以上の性能が出るならね

トランジスタの数が６倍違うのと、DRAMは常時通電してるわけじゃなくて
間欠的にリフレッシュしてるから消費電力は低い。
SRAMは６トランジスタがフルに通電してるから確実に消費電力は増える。

ちなみにアクセス速度はDRAMが50ns前後、SRAMは16-20nsくらい。
３倍とまではいかないが２倍ぐらいの性能は出そうだな。

レイテンシが半分になったら性能が2倍になる
そんな風に考えていた時期が俺にもありました

DRAMみたいにコンデンサじゃないから、プリチャージもなくなって
アクセス速度は若干上がるね。

インターフェースも変えないとなんとも。
どこか実際にやってみないものかしら？
4GBくらいならSRAMでも構築出来るだろうし、
Rambusあたりが試作してみてくれないかしら。

FBDIMMだっけ？　あれはDRAMの種類選ばないんだろ？
しれっとSRAMつかってDIMM構成しちゃっても使えるんじゃない？
使えても作るヤツいないだろうけど。

>>858きもちわるいです

253 名前：Socket774[sage] 投稿日：2009/06/15(月) 01:46:38 ID:vFtX4vE+
＞チップサイズを大きく使うと歩留まりが下がりやすい
嘘ついてまで無理に擁護しなくても。

257 名前：Socket774[sage] 投稿日：2009/06/15(月) 02:54:30 ID:vFtX4vE+
まさかチップサイズってウェハサイズのことだと思ってたの？
あまり無知をさらけ出すのはどうかと・・・
ウェハ上に平均的に不良点が存在すると仮定すれば、チップ
のサイズが小さいほど、チップ総数に対する不良チップの率は
少なくなる。つまりチップサイズが大きいほど不良率が高い。
さらに言うとチップが大きいと１枚のウェハから取れる数量が
少ない上に不良率が上がるんだから歩留まりなんて向上する
はずがない。

常識で考えればわかること。




あれれおなじIDの別人ですか？内容がちぐはぐなんですけどｗ

SRAMというか、メモリなんて冗長設計とリペアで単純な不良率だけでNGな箇所を計算できなくなってるな。
それとリーク電流もほとんど無いようにプロセス最適化してるんで、通電していても消費電力は出てこない。

DRAMに負けて作るメーカがほとんどなくなった上にインターフェイス問題などもあるので、
これから作るかというところが無いのが難点。

じゃ1T-SRAMでいいよ

1T-SRAMはGameCube/Wiiで採用されていてそれなりの効果を上げているが、
メインメモリ全てを置き換えるには至っていない。
異なる速度のメモリを混在させるアプローチは、組込みでなければ許容されないだろう。
混載DRAMもメリット以上にコストがかかるので廃れてしまった。

ディスクリートGPU、あるいは携帯電話用の組込みCPUにおいて、
DRAMをMCMで広帯域で繋ぐ試みが、メモリの次のターニングポイントになるのでは。

1T-SRAMってSRAMインタフェースのDRAMだよ。
構造はコンデンサ＋トランジスタでDRAMそのもの。

DRAM混載のIntelチップとか死ぬほど有り得ない気がするのは何故

Intelに対する関心が薄いから

でさ、
次のi7やi5のサウスブリッジについてなんだけど
i7は現在PCIe(ver.1)x4で
i5は現在PCIe(ver.2)x2だろ？

sata6Gが入る関係で、
i7は次でDMIをPCIe(ver.2)x4にアップグレードするだろうから、
i7、i5別々のサウスブリッジ作るって事になるのかな？

てっきり共通化して同じものを使うんだと思ってたんだけど

つーかはやくx68チップセットの情報出せよ

DMIは今も昔も物理層はPCI Express 1.1 x4じゃないのか。増速されたという話は聞かないぞ。
i5とPCHの登場に合わせてPCIe2.0化されるかもしれないが。

ICH11は65nmだろうからPCI-E2.0になるかもね

すいませんインテルの(アムド)もですが
コアを増やして、そのうちのいくつかをGPUにするというのを見たんですが
これはいつ頃発売になるの?

2012-14

>>872
ICHはレガシーデバイスの関係で高電圧3.3Vだっけ？が必要なので130nmにしてるんじゃなかった？
それとX68のチップセットはi5のように2チップ化されずにICHもやっぱり付いてくるの？
それに今のX58のIOHも130nmだったはずだけど、それも簡単に65nmとかにシュリンクできるのかな？

IOの部分だけその電圧に対応できれば十分だろ。
（細かい事言えば、少々もう一捻り必要だが）
ロジックの主体を占める部分の電源とIO部分の電源、
既に複数電圧での電力供給はしているねえ。

複数電圧供給って時点で単純シュリンクできないが、
ロジック部分なんてたいした手間も無く変換できるはずだし。

>>876
そう？それならいいんだけど、i7だってメモリーの電圧1.65V以上にすると保証しないし
3.3Vなどの高電圧には、65nm以下だとさすがに一部だけでも耐えるのは厳しいのでは？
それとも、電源の部分だけ130nmとかにできるのかな？

ららびーのことならどっちつかずの中途半端プロセッサになりそうな
雰囲気がプンプンなわけだが。

>>877
組み込み向けの混載プロセス使えばいけそうじゃねーの

>>877
プロセスルールって最小加工寸法のことだから
それより太く配線されている部分もあるでしょ。
最近だとNehalemの上のほうの電力供給層とか。
ロジック部は45nmや65nmで、I/O部分は130nmで作るとか出来るんじゃないだろうか＜素人考え

水平方向は大きく作れるね
たぶん一般ロジック向けのトランジスタとIO向けのトランジスタは
作りがだいぶ違うと思う

ただ、厚さ方向は変えられないからね
3.3Vとかは無理なんじゃね？

>>881
Intelって厚さ方向を劇的に増やした高アスペクト比のアルミ配線とかkatomai?あたりで製造してなかったっけ？

あむどがCu配線に移行してたころの話。

>>881
閾値電圧を低く設定してリークは多いが高速なトランジスタと
閾値電圧を高く設定してリークは少ないが低速なトランジスタを
併用してるのが今のCPU製造技法です。

これはメーカ関係なし。

そうでなくて
たとえばコア領域は薄くしてIO領域を厚くするなんてのは激ムズってこと

>>881

ttp://journal.mycom.co.jp/articles/2008/12/24/iedm2008intel_soc/index.html
>その45nmプロセスによるSoCの基本技術は、2種類のトランジスタを用意したことにある。
>1つは2007年のIEDMでIntelが発表した、高誘電率膜/金属ゲート(High-k/Metal gate)技術を基本とするロジック用トランジスタだ。
>このトランジスタは、電源電圧1.8Vの入出力インタフェース用トランジスタを兼ねる。
>もう1つは、電源電圧 3.3Vと5Vの入出力インタフェースに対応したトランジスタである。
>ゲート絶縁膜が酸化膜(下層)と高誘電率膜(上層)の2層構造である点が、
>ロジック用トランジスタと大きく違う。講演では前者をロジックトランジスタ、後者をI/Oトランジスタと呼んでいた。

>>883
Vthは耐圧とは関係ねえだろ？

>>885
ふーん、Thick Oxysideとかいうやつか
Intelはプロセスに金かけられていいねえ
うらやましいわ

あ、Oxideだったか
マヌケだわ

>>885
あ、別に高電圧用のIO用のトランジスタがあったのですね。
では、今までICHやIOHなどに採用しなかったのは、CPUなどにまわしていて
そちらに使う分が無かったから採用しなかったという事のようですね。

PCIバスはいっそのことSuperIOなんかと一緒にPCIe接続のブリッジで実装してしまってもいい気がするよ。
IntelはLPCを廃止したがってるようだし。

トランジスタを作り分けしようとするとマスクコストが嵩むだろ
工程数も増えるしね

SiO2層を他の工程と一括で作れればいいが・・でも>>885だけ見ると
思ったより単純な構造っぽいし、純粋にコスト増か

「ムーアの法則」の限界、2014年に――iSuppli
http://www.itmedia.co.jp/news/articles/0906/18/news006.html

ムーアの法則が終わる日──ゴードン・ムーア氏特別講演から
http://plusd.itmedia.co.jp/pcuser/articles/0709/19/news052.html

【IT】『ムーアの法則』の限界、2014年に到来--アイサプライ報告 [06/17]
http://anchorage.2ch.net/test/read.html/bizplus/1245204845/

「ムーアの法則」の限界、2014年に到来--アイサプライ報告
http://japan.cnet.com/news/ent/story/0,2000056022,20395111,00.htm

ムーアの法則は2014年に終わりを迎える
http://tsushima.2ch.net/test/read.html/news/1245246040/

ムーアの法則は2014年に終わりを迎える，iSuppliが予測
http://www.isuppli.com/NewsDetail.aspx?ID=20345
http://itpro.nikkeibp.co.jp/article/NEWS/20090617/332119/

終わるのはいいとして、今後緩やかになるのか、これ以上は無理なのかによって違うな。

ｳﾜｧｧﾝ
千鳥野、死んじゃいやー

Centrino 2は僅か1.5年の寿命か。もったいない。

>>896
一応ワイヤレスブランドネームとしてキノコる。
>Centrino has tremendous equity as a wireless technology,
>so we will transition the name to our Wi-Fi and WiMAX products beginning in 2010.

Intelはブランド名の扱いで迷走しすぎ

ということは、光CPUが出るのは2016年からになるな

Core i5が秒読みに入ったIntel CPUロードマップ
http://pc.watch.impress.co.jp/docs/column/kaigai/20090619_294653.html

無限に小さくなるわけじゃないからある程度で終わるんだろ。
おそらく限界は22nm前後じゃないか。

すでに微細化で増えるトランジスタの用途が見い出せなくなりつつあるような。

性能上がらないってことは同じハードに対して長い開発期間がかけられるようになる
ソフト屋の時代だな

ゲーム機かよ

nmで10台突入はするよ。既に金いっぱい使ってるから捨てられない。
一桁nmはあきらめそう

>>900
デタラメ誤答マップ

微細化自体は止まるだろうけど
それ以外の技術を取り入れていくでしょ
トランジスタのゲート構造の改良だとか
3D積層技術だとか
あとは素材を変えるとか

ハードウェアの進歩が止まるということは
衰退を意味するようなものだし
微細化が止まってからが本当に面白く
なるんじゃないかと期待してるんだけど

ttp://pc.watch.impress.co.jp/docs/news/event/20090617_294364.html
3次元構造とか出てきてるから、微細化への投資は費用対効果で微妙な分野が
増えていくのかも。先行者利益を亨受しようとしてライバルを強引に振り落として
いるうちに、気付いたら孤軍奮闘になってた、みたいな。

>>866
SOI用のZ-RAMも結局登場してないし、DRAMチックな組込向けメモリって、本当に不遇だよな。

Windowsは死ぬかもな。

WiMAXの健全な競争環境は維持されているか――
イー・アクセスとソフトバンクBB、総務省に要望書
http://www.itmedia.co.jp/promobile/articles/0906/19/news085.html

LynnfieldとClarkdaleはsocket1156だけど
SandyBridge世代のsocket1155と互換性あるんだよね？
1156のマザーにSandyBridge載せられるかな？

物理的に刺さるってだけなら1366でも刺さるんじゃないかな

>>887
高耐圧Tr用にゲート酸化膜圧を厚くするオプションなんてどのプロセスにもある

微細化が限界まできたら、こんどはコア数を減らす代わりに
SoCの方向へシフトしていくんだろうな。

CPU/GPU/サウンド/IOまでまとめて１チップで構成可能とか
そういう時代になるのかもしれん。

>>914
そうなんだ
俺の知ってるやつは3.3Vとか5Vとかは使えなかったから、Intelが特別なんだと思い込んでたよ

失礼した

>>910
構造上、アポーみたいに貧民を無視した商売はできないから、どんどん苦しくなるだろうね

今i7買うよりxeon買った方が得じゃない？

いぐざくとりー

【Penryn】次世代モバイルCPU雑談ｽﾚ 4【Nehalem】
http://pc11.2ch.net/test/read.cgi/notepc/1200200003/l50

Core i7ノート（笑）に対して何かいってやれ

別にこのスレに粘着してるわけじゃないし
出張してまで叩かなくていいじゃん

たしかに熱密度なんてわけのわからん
パラメータの誤信がここまで蔓延しているのは恐ろしいな

あほみたいにこうはつねつばかりだすんじゃなくて
セレロンの位置付けをだせ

昔Pen4の爆音爆熱ノート買って大失敗したなあ・・・　バッテリー１時間とかだったし。

デスクトップPCとノートは根本から違うからなあ
デスクトップと同じ感覚でノートを語れたのは、ノートPC出身のCore2が
メイン張れたからってのはあるわけで

さすがにNehalem-ClarksFieldは厳しいんだろう。
でなきゃXEで２Ghzなんてのはありえん

構って欲しくて必死なんだなー

そもそもノート用Core 2 Quadが2GHz中盤しかないけど…?
Turbo Boostあれば十分だよ。逆にQuadで最初っから3GHzも出されたらその方が妖しい。

例の彼は足し算引き算も出来ないし、ソースが出ても信じないので相手にするだけ無駄だし、
こっちに来ないでくれるのならそれでいいよ別に・・・
いくら言ったって聞く耳持たないんだしさ。

Turbo Boostって殆ど発動しないんじゃなかったっけ？

ほとんど発動しないのはPenrynのTurboModeだろォ
NehalemのTurboboostはTDPがそこそこ低いXeon Lシリーズでもよく効く

>>924

俺も富士通のFMV ＢＩＢＲＯ NH90-ＥＴっていうノート買ったｗ
こいつは結構凄かったぜ、デスクトップのp4 3ＧＨｚにradeon9600を搭載したモンスターノートだ。
ゲームも今のオンボよりバリバリ動く。
バッテリーは新品でも３０分しか持たん。ゲームやると１０分弱ｗ。
ファンからはマジ焼けどする熱風が出てくるけどいまだに壊れてない。
意外と丈夫に作ってあるのね。

しかし、DualCoreで普通に3.06Ghzでるなら（現行のCore2Duo T9800）、
4コアで2Ghz Quadあるよりも（ClarksField XE）性能が出る可能性高いんだが

>>930
TurboBoostが動いてるところの詳細が聞きたい

最低限の情報収集も出来ないi7ノートが激しく鬱陶しい件について

>>932
向こうのスレにでもお帰りください＾＾；；；；；；

NehalemでもDualがメインストリーム張るのはデスクトップ/ノート問わず変わらない
DualはDual同士の比較じゃないとあまり意味ないです
Core 2でもノートで高クロックだせているのはDuoだけだからな。
ClarksfieldがTBで3.2GHzだせるのはQuadノートとしてはかなりの前進かと

それから、理想なCPUの動作は、負荷時以外は電力完全オフ
で、負荷-アイドル時のモード遷移にかかる遅延がゼロ
必要の無いときは変にクロックあげて頑張らないってのは
ノートの進化の方向性としては正しいかと

>>935-936
しかし、ノートでわざわざQuadCoreを買うような人の場合、
おそらく4コアフルな使いかたする人が多いわけだから
１〜２コアだけのときだけ速いToueboBoost、って余り意味が無いと思うんだ

普通のWordやExcel作業、WEBならきくかも知れんが
それだけしか使わない人が4コアノートなんてわざわざ買わんし、
動画加工、エンコード、３DCAD等のときはおそらく4コアフルに使うことになるわけで
そのとき、３Ghz×2コアと1.73〜２Ghz×4コアが余り変わらないという事態が起こりえる

そりゃ、Quda Coreが一般化するなら、別に全領域Quad稼動しなくてもいいっていえるが
それでも１．７３GhzというCore2Quadと比べても低クロックなのは、
一般向けとして売るには大問題すぎる

隣に３GhzオーバーDualのノートがうられてるのに言い訳が出来ない

ご大層な御自説はいいから向こうへ帰れ

本当にノートの筐体で4コア高クロックで回るなら、Core2Quad並みの性能で出してきたはずだ

2.2Ghzと1.73Ghz（XEなら2.5Ghzと2Ghz）という明確な差があるってことは
二者の間に解決できない熱問題が合ったことを物語ってる以外の何者でもないんだが

ノートにOC機能がほしいな

熱で性能あげられないのはノートだけじゃなく、デスクトップやサーバも共通の問題
新しいコアのCPUに久々に買い換えりゃで性能が1.5倍とかそういう時代は
デスクトップでもサーバでもとっくに終わってる
ノートは相対的に言えば、むしろデスクトップに対して競争力増してきてる方

ノート向けCPUで出荷比率0.0x%のセグメントの話題なんてどーでもいい

いやサーバならコア数だけで1.5倍以上の性能いけるか

Nehalemがスループット系のベンチで鬼のように速い
ってことも知らないで周波数だけ比較するi7ノートは失せろ
ttp://www.spec.org/cpu2006/results/res2008q4/cpu2006-20081109-05858.html
ttp://www.spec.org/cpu2006/results/res2008q4/cpu2006-20081027-05756.html
ttp://www.spec.org/cpu2006/results/res2009q2/cpu2006-20090511-07414.html (HTT無)

>>942
まあ、熱で性能上げられないのは存じてるが、
それでもPenDで一度限界までやったから、そこまで行かなければ有る程度発熱させても大丈夫
ってのはあるのがデスクトップのいいところ

だから、BloomFieldで最初から3Ghzオーバーだしてきたわけで

しかしノートはどんなに頑張っても、銅製薄型ヒートパイプファンで
CPU：35W＋GMCH：10W（＋GPU分）が限界だからな

これ以上回すならもう1つファンが必要になって厚く重くなる
（それをやってるのがモバイルワークステーションやゲーミングノート）

奥行きが取れないから、どんどん熱を外に出さないとあっという間に熱がこもって100度オーバー

まあ、それでも35W帯でフル性能をだすってなら、現行のノート用Core2Duoでも3.06Ghz、
28Wまでなら2.83Ghzまで回るからな
ここまでなるともうデスクトップとノートは変わらないところまで来てる

>>943
しかし、メインストリームノートにQuadを！と叫んでたのは当のIntelだったわけで…
1.73Ghzの言い訳を聞きたいもんだわ本当。まだCore2Quadの2.2Ghzのほうがまともだ

C2Qノートは世界で万単位で出てるけど
日本国内での出荷実績は200台未満（しょうゆ：オレ）

>>946
スループロット…
それってただのベンチ厨の自己満足っていわんか？

鯖のためにそこを強化したのは有名だが、デスクトップの作業では余り意味がない
キャッシュがほとんど吸収するからな

問題はそこが新たな発熱元・電力消費源になってることで
たしか、初代Phenomで問題になってなかったか

ノートの冷却系とバッテリー容量はCPUにあわせてここ10年で恐ろしく進化したよな。
>>946
Core 2 Quad 2.2GHzはMCH込みでTDP45Wだろw　Claksfield 1.73GHzはMCH込みで45WのTB付だがw
少しは脳みそのフィルタ外して、計算してみろw
Penryn系Core 2と、Claksfield/Lynnfield/Bloomfield何しろ同じプロセスの製品だが、
トータルで性能差が相当あるよ。

とりあえずリンク張った奴死ね
変なもん呼び寄せてんじゃねーよ

間違えた
Core 2 Quad 2.2GHzはMCH無しでTDP45W
Claksfield 1.73GHzはMCH込みで45WのTB時3GHz超
これが同じプロセス

まあ疲れたからそろそろ終わりにするが
i7ノート君はCore 2よりも優れたノート向け製品が登場することを
全く想像していなかったって感じだな
知識のエラーレートが高いし、過度の先入観からか
最新の動向をうけいれられてない
実際は君の予想をこえたものがでてきます

>>950
ID:89RGPoDI=ID:kNVm/l5i

相変わらず低脳なのでNGしたわ

>>949
Core2Quad （Q9000 2.0/Q9100 2.26Ghz）が35W＋GMCH10W＝45Wで、
ClarksFieldが（1.6/1.73Ghz）がそれにならって45Wだったかと
http://www.intel.co.jp/jp/products/processor/core2quad/specifications.htm

Core2Exterme（2.53Ghz）と、ClarksField XE（2Ghz）がそれに10W追加ってかんじか
http://www.intel.co.jp/jp/products/processor/core2xe/mobile/specifications.htm

http://northwood.blog60.fc2.com/blog-entry-2904.html

>>952
>i7ノート君はCore 2よりも優れたノート向け製品が登場することを
何のご冗談でしょうか？
2.53Ghz Core2と、２Ghz　ClarksFieldではほとんど差がないどころか
逆転現象でかねないレベルなんですが。
クロックだけで既にNehalemの性能向上分15％食って尚足りない状態になってる

TurboBoostが有効に働くから追い抜くとかいうが、それなら普通にArrandaleの高クロックノートのほうが
性能でて、薄く軽くて使いやすいだろうと

Intel的にはノートじゃなくてブレード鯖向けCPIUのつもりかもしれないけどね

>>954
Core 2 QuadのMobile用で35Wの製品なんてねーよ。2.00GHz版ですら45Wだっての。
もちろんMCHは含まない。
http://ark.intel.com/ProductCollection.aspx?familyID=28398

だから、Quadノートは主力になんねーよ
いい加減人が何考えてるのかちゃんと読んでからかけよ、クズww

>>956
すまん、そっち見てなかった。申し訳ない

デスクトップ用のi7をブレードに入れられないからノート用と称して
ちょっと消費電力が低いやつを作っただけ。

4Coreでも範囲内でターボ働くのに何故i7ノート(笑)は4Coreだと全く働かないが如く語ってるのやら…
ウザすぎるwwww

i7ノート呼んだ奴、責任取れよｗ

別のスレで相手してもらえないのが寂しくて
自分からここに来たんだよ
ウザ杉

爆熱さん(>>943,947)の歴史
6/20 ID:1rrbwRMS
6/20 ID:xLy8itB8 http://hissi.org/read.php/jisaku/20090620/eEx5OGl0Qjg.html
6/20 ID:8Lotg6Xq http://hissi.org/read.php/jisaku/20090620/OExvdGc2WHE.html
6/20 ID:LxfZy1iS http://hissi.org/read.php/jisaku/20090620/THhmWnkxaVM.html
6/21 ID:EfgzcMIu http://hissi.org/read.php/jisaku/20090621/RWZnemNNSXU.html
6/21 ID:Oj0CGyy1 http://hissi.org/read.php/jisaku/20090621/T2owQ0d5eTE.html
6/21 ID:4hcRMnPM http://hissi.org/read.php/jisaku/20090621/NGhjUk1uUE0.html
6/21 ID:xBUTq378 http://hissi.org/read.php/jisaku/20090621/eEJVVHEzNzg.html
6/21 ID:d/FFASNn http://hissi.org/read.php/jisaku/20090621/ZC9GRkFTTm4.html
6/21 ID:VnuJcUKs http://hissi.org/read.php/jisaku/20090621/Vm51SmNVS3M.html
6/21 ID:VixQvt1B
6/21 ID:eNNzAOr3 http://hissi.org/read.php/jisaku/20090621/ZU5OekFPcjM.html
6/21 ID:cCTIAJAv　http://hissi.org/read.php/jisaku/20090621/Y0NUSUFKQXY.html
6/22 ID:b5U5KbjT http://hissi.org/read.php/jisaku/20090622/YjVVNUtialQ.html
6/22 ID:lrzNMSmg http://hissi.org/read.php/jisaku/20090622/bHJ6Tk1TbWc.html
6/22 ID:wnfop4g6 http://hissi.org/read.php/jisaku/20090622/d25mb3A0ZzY.html
6/22 ID:Fjcbx0Jg　http://hissi.org/read.php/jisaku/20090622/RmpjYngwSmc.html
6/22 ID:8ttDuPaa　←New!

Atomが低性能で糞なのは事実だが、しつこいなこいつｗ

その内携帯にアトム乗るのかな

携帯はSiP化進んでるからな。
TSMCと組んでAtomの組み込み応用を進めるようなリリースを以前に出していたが
その開発を担当していたTSMC側のメイン技術者がGFに引き抜かれたなんて話も見かけた。
Windowsは相変わらずリッチ路線のままだし、
今の本気度ではARMに比べてメリット薄いままなのではないか。

>>963
http://hissi.org/read.php/jisaku/20090622/YmFHQ2V2RTA.html
ID:baGCevE0の方が、各々のスレに無関係な内容を書き込んでいるコピペ荒らし

GPUとCPU結合したらビデオメモリをマザーボードに載せられない？
そうすればメインメモリいらなくなるよね？

実際どうなんのかね？ＣＰＵにメモリ用のソケットつくのか？

どうせメインメモリ使うだけ

携帯電話やPDAはARMとSHの天下です。同一消費電力で比べても
Atomじゃ性能不足は自明。

>>968
ビデオカードのメモリが早いのは直付けなのと広幅のおかげ。
ソケット＆マザーの面積じゃメリット皆無。

DDR3とGDDR5じゃそもそもビット幅も帯域も違いすぎる。
それにメインメモリとして共有したらバスバンドを食い合う問題は
解決しない。

ソケットをあきらめるかわりに帯域を得る、というトレードオフもあり得なくはない。
が、メモリコントローラがCPUに入っている以上、ニッチな需要は顧みられないわな。

よっぽど速くなるなら別だが。

DRAMをオンチップで載せるのはその「よっぽど」に該当しそうなのでwktk。

インテル、超薄型ノートPCでモバイルを次のステージへ
http://pc.watch.impress.co.jp/docs/news/20090623_295783.html

「NetbookとノートPCの機能は同じ」多くの消費者が誤解
http://www.itmedia.co.jp/news/articles/0906/23/news045.html

この吉田っちゅう人間は若いのに非常に人を惹きつける喋りをするな。いっぺん聞いたけどさ。

米Intel、Nokiaにプロセッサ供給で携帯市場開拓へ - 米メディア報道
http://journal.mycom.co.jp/news/2009/06/23/078/index.html
Atom携帯かNokia製Netbookか――IntelとNokia、「新しいモバイルプラットフォーム」で協力
http://www.itmedia.co.jp/news/articles/0906/24/news040.html
IntelとNokia、無線ブロードバンド時代に向けたモバイル機器開発で戦略提携
http://journal.mycom.co.jp/articles/2009/06/24/intel_nokia/index.html

Nokiaの側にARMを使わない理由はないように思えるが、なんだろう?

まぁ、フルＷｉｎｄｏｕｓパソコンフォンでもない限り大抵ＡＲＭでいいはずだからね

８割の人が外で使いたいＰＣでやることはスマートフォンでもいいんだよね
結局メディアプレイヤーとかファイルの出し入れと閲覧程度だし

それ以上の事したいんだったら、携帯端末じゃちっこすぎてノートＰＣ買わないと扱いやすさで無理なんだし

しかし、ノキアなんて日本人は誰も買わないから国内から消えるの早いだろな。

DoCoMo辺りから真シグマリオンなんてかんじで…

スマートフォンの何がいけないかっていうと
なんでiモードとかezウェブつかえないんだよってことなんだけどね

なんでだろう？
大体理由はわかるけど

使えないっていうか単純にアプリケーション層を実装してないだけでしょ
オープンで自分でソフトインストールできる環境があるのが
スマートフォンの大きなメリットなのに
自分から閉鎖的な環境に縛り付ける意味がない
ましてやそれが日本でしか普及してないものならなおさら

メーカがiモードやEZウェブ用のクライアントをつけたからって閉鎖的な環境になるわけじゃないよ
ただリバースエンジニアリングされちゃうからつけないだけで

お財布ケータイが手放せなくてスマートフォンに移れない

>>978
NOKIAにOMAPを供給しているTIがやめるという噂があったの思い出したわ

＞KOKIAにSPAMを送りつけてるKY
まで読んだ

docomo陣営はここ数年でOMAPからSH-Mobileに完全移行したよな

携帯にAtomはないわ。電力効率が悪すぎる。
ARM/SHにはとうてい及ばない。

でもSHじゃAndroid動かないんだよね

>>990
なぜか移植とかしてるらしい。
実用化されるかは謎。

>>988
してない。
FとSHだけ。
NとPは自社のTI系MedityとUniPhier

団子氏は光CPUについてどう思う？

その前に光CPUって何よ

とりあえず次世代のCPUでは無さそう

それよりも次世代CPUスレなのに現行CPUどころか板違いのCPUを語る奴が
多いのはなぜだ

1年くらい前にがっちりマンデーでIntelが開発中の光CPUの特集してたよ
それのことじゃない

光CPUか、発熱少なそう。

1年どころか3年も前だったわ
時の流れは早いね